[VHDL编程] jibengongtestbench

说明：testbench的基本写法，双口ram,双端口的编写 -The basic writing testbench, dual-port ram, dual-port the preparation of
<陈斌> 在 2025-12-31 上传 | 大小：11kb | 下载：0

[matlab例程] maybegoodSVPWM

说明：SVPWM仿真用simulink，基本出来了-svpwm
<your names and> 在 2025-12-31 上传 | 大小：18kb | 下载：0

[JSP源码/Java] kechengguanlixitong

说明：用Java做的一个课程管理系统，分为学生教师和管理员模块，有web.xml配置文件-To use Java to do a course management system, is divided into student-teacher and the administrator module, there are configuration files web.xml
<付乾良> 在 2025-12-31 上传 | 大小：165kb | 下载：0

[Oracle数据库] ORACLE9i

说明：ORACLE9i优化设计与系统调整,决好的资料-ORACLE9i
<tianxingguo> 在 2025-12-31 上传 | 大小：441kb | 下载：0

[matlab例程] SVPWMsimulink

说明：SVPWM仿真用simulink，基本出来了-svpwm
<your names and> 在 2025-12-31 上传 | 大小：18kb | 下载：0

[多媒体] duwu1

说明：端午节的彩信包，有需要的朋友可以试用，试着修改就可以，很简单-Dragon Boat Festival MMS packages
<徐> 在 2025-12-31 上传 | 大小：27kb | 下载：0

[技术管理] project

说明：普华的项目管理资料，完整的资料,正规的资料 -project management
<tianxingguo> 在 2025-12-31 上传 | 大小：2.51mb | 下载：0

[VHDL编程] SystemVerilogEventRegionsRaceAvoidanceGuidelines.r

说明：The IEEE1800 SystemVerilog Standard includes new event regions primarily added to reduce race conditions between verification code and SystemVerilog designs. The new regions also facilitate race-free Assertion Based Verification (ABV). This pap
<陈斌> 在 2025-12-31 上传 | 大小：348kb | 下载：0

[Internet/网络编程] slagnet

说明：winsocket编程的小实例，VC网络初学者可能有用。-Example of winsocket in VC6,may be usbful to flashman.
<chen> 在 2025-12-31 上传 | 大小：3.52mb | 下载：0

[加密解密] Encryp_and_Decrypt_XML

说明：XML加密解密，用对称密钥加密，对称密钥从口令求出 （Key Encryption Key）-XML encryption and decryption using symmetric key encryption, symmetric key derived from the password (Key Encryption Key)
<Gong Jingjing> 在 2025-12-31 上传 | 大小：3kb | 下载：0

[VHDL编程] SystemVerilogImplicitPorts

说明：The Accellera SystemVerilog language[3] includes two new features designed to remove much of the tedium and verbosity related to building top-level ASIC and FPGA designs from instantiated sub-blocks. These enhancements permit one of two forms of
<陈斌> 在 2025-12-31 上传 | 大小：62kb | 下载：0

[VHDL编程] VerilogCodingStylesForImprovedSimulationEfficiency

说明：This paper details different coding styles and their impact on Verilog-XL simulation efficiency. -This paper details different coding styles and their impact on Verilog-XL simulation efficiency.This paper details different coding styles and their
<陈斌> 在 2025-12-31 上传 | 大小：46kb | 下载：0