[软件工程] Database_Design_Workflow

说明：这是一款介绍数据库实现的工作流的表的建设，重在理解工作流数据库表之间的关系，为实现一个基于数据库实现的工作流，需要考虑建哪些表，如流程状态，历史日志等，以此类推，主流的工作流产品自带的系统表也就这些。基于此自己可以考虑写个状态机，实现工作流-This is a workflow of databases to achieve the construction of the table, focusing on the workflow
<yz> 在 2025-05-20 上传 | 大小：6kb | 下载：0

[编程文档] FPGAEthernetVerilog

说明：使用Verilog语言在FPGA平台上控制Ethernet上数据的发送与接收-FPGA realization using Verilog to control transmitting and receiving data over Ethernet
<白宇> 在 2025-05-20 上传 | 大小：6kb | 下载：0

[软件工程] prjct_verilog

说明：source code for a small microprocessor ec1
<Mallikarjun> 在 2025-05-20 上传 | 大小：6kb | 下载：0

[软件工程] HttpUnit

说明：HttpUnit eclipse-junit对于web的软件测试工具-HttpUnit eclipse-junit
<zhang> 在 2025-05-20 上传 | 大小：6kb | 下载：0

[成功激励] 37

说明：面试常见的37个小问题,对于正在找工作的同学很有帮助-37 common interview a small problem, for students looking for work very helpful
<流氓> 在 2025-05-20 上传 | 大小：6kb | 下载：0

[编程文档] Wince-flash

说明：对WinCE6下Flash驱动的资料进行了整理.-Flash drive right WinCE6 the information under the order.
<王心杰> 在 2025-05-20 上传 | 大小：6kb | 下载：0

[软件工程] chengxuyuanshouce

说明：主要描述了程序员编写软件的过程的文档规格说明-Mainly describes the process of programmers to write software documentation specification
<xiaojin> 在 2025-05-20 上传 | 大小：6kb | 下载：0

[软件工程] VCFormat

说明：VC++中Format函数详解文章出处：DIY部落(http://www.diybl.com/course/3_program/vc/vc_js/2008825/137385.html)-format
<apple> 在 2025-05-20 上传 | 大小：6kb | 下载：0

[技术管理] sscanf

说明：sscanf不太为人所知的用法。非常实用。有效解决编程瓶颈。-the usage of sscanf is not known. Very useful. Effectively solve the programming bottleneck.
<gdh> 在 2025-05-20 上传 | 大小：6kb | 下载：0

[软件工程] VOIP_SCHOOL

说明：校园网解决方案,包括应用特点及需求分析 ，校园网整体拓扑结构，最后进行应用小结-Campus network solutions, including application characteristics and needs analysis, the whole campus network topology, applied the final summary
<陈洪> 在 2025-05-20 上传 | 大小：6kb | 下载：0

[软件工程] jihuashu

说明：计划书 自己看看吧 这个是老师要做的 大家一起分享吧-Plan their own let s see it this is the teacher to do to share with everyone bar
<刘健> 在 2025-05-20 上传 | 大小：6kb | 下载：0

[软件工程] Long_shift_gate_level

说明：1. Top module name : SHIFTER (File name : SHIFTER.v) 2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGHT. 3. Output pins: OUT [15:0]. 4. Input signals generated from test pattern are latched in one cycle and
<chen-che,wemg> 在 2025-05-20 上传 | 大小：6kb | 下载：0