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  1. VHDL-jishushizhong

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  2. 这是一个用VHDL编的一个计数时钟的设计,程序各个模块都有,希望和大家多多交流-This is an addendum to the VHDL a clock counting the design, each module has procedures, and we hope to conduct more exchanges

  3. 所属分类：其它资源

    • 发布日期：2008-10-13
    • 文件大小：2487

源码中国 www.ymcn.org