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  2. 基于srt-2算法，利用verilog实现16位定点无符号数除法器（除数、被除数均由16位整数和16位小数组成，商由32位整数和16位小数构成，余数由32位小数组成）

  3. 所属分类：其它资源

    • 发布日期：2008-10-13
    • 文件大小：2933

源码中国 www.ymcn.org