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parell_to_serial
- 该模块主要完成并串转换功能。其中system_clk是输入并行时钟的频率,它是串行时钟serial_clk的八倍。byte_data_en是输入并行数据使能信号,byte_data是输入并行数据。serial_data是转换后的串行数据,bit_data_enable是串行数据有效信号。-The module main is completed and the string conversion functions. System_clk which is an input parallel c