文件名称:Synchronous-FIFO-

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [WORD]
  • 上传时间:
  • 2015-03-30
  • 文件大小:
  • 118kb
  • 下载次数:
  • 0次
  • 提 供 者:
  • c**
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介绍说明--下载内容均来自于网络,请自行研究使用

一个用verilog实现的同步fifo设计,压缩包里有word介绍设计中各信号的作用-Achieve a synchronous fifo with verilog design, compression bag has the role of word describes the design of the signals
(系统自动生成,下载前可以参看下载内容)

下载文件列表





同步FIFO设计\fifo\fifo.cr.mti

............\....\fifo.mpf

............\....\fifo.v

............\....\fifo.v.bak

............\....\fifo_16_8.v

............\....\fifo_16_8.v.bak

............\....\fifo_64_8.v.bak

............\....\fifo_tb4.v

............\....\fifo_tb4.v.bak

............\....\half_full_logic.txt

............\....\next_pos.txt

............\....\vsim.wlf

............\....\wave.bmp

............\....\wave2_syn.bmp

............\....\.ork\fifo\verilog.prw

............\....\....\....\verilog.psm

............\....\....\....\_primary.dat

............\....\....\....\_primary.dbs

............\....\....\....\_primary.vhd

............\....\....\...._16_8\verilog.prw

............\....\....\.........\verilog.psm

............\....\....\.........\_primary.dat

............\....\....\.........\_primary.dbs

............\....\....\.........\_primary.vhd

............\....\....\testbench_fifo_final\verilog.prw

............\....\....\....................\verilog.psm

............\....\....\....................\_primary.dat

............\....\....\....................\_primary.dbs

............\....\....\....................\_primary.vhd

............\....\....\_info

............\....\....\.temp\vlogjj31sg

............\....\....\.....\vlogscega9

............\....\....\.....\vlogye6c3k

............\....\....\_vmake

............\fifo_1.v

............\fifo_tb.v

............\wave4.bmp

............\实验报告三.doc

............\fifo\work\fifo

............\....\....\fifo_16_8

............\....\....\testbench_fifo_final

............\....\....\_temp

............\....\work

............\fifo

同步FIFO设计

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