文件名称:fifov1
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FIFO（先进先出队列）通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。本FIFO的实现是利用
双口RAM 和读写地址产生模块来实现的.FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、
与写时钟同步的写有效（wren）和写数据（wr_data） 、与读时钟同步的读有效（rden）和读数据（rd_data）
为了实现正确的读写和避免FIFO的上溢或下溢，给出与读时钟和写时钟分别同步的FIFO的空标志（empty）和
满标志（full）以禁止读写操作。
双口RAM 和读写地址产生模块来实现的.FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、
与写时钟同步的写有效（wren）和写数据（wr_data） 、与读时钟同步的读有效（rden）和读数据（rd_data）
为了实现正确的读写和避免FIFO的上溢或下溢，给出与读时钟和写时钟分别同步的FIFO的空标志（empty）和
满标志（full）以禁止读写操作。
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压缩包 : 51622421fifov1.rar 列表 fifov1\FIFOWriteGen.v fifov1\altera_mf.v fifov1\dpram.v fifov1\emptyFullGen.v fifov1\FIFOdpRAMInterface.v fifov1\FIFOPar.v fifov1\FIFOReadGen.v fifov1\fifotestbench.v fifov1\fifoTop.v fifov1\220model.v fifov1\fifotestbench.do fifov1\vsim.wlf fifov1