文件名称:sim_uart

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [VHDL] [源码]
  • 上传时间:
  • 2012-11-26
  • 文件大小:
  • 2kb
  • 下载次数:
  • 0次
  • 提 供 者:
  • 周**
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  • 下载说明:
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介绍说明--下载内容均来自于网络,请自行研究使用

uart 收发器 verilog 代码,实现自收发功能

sys clk = 25m, baud 9600 停止位1, 无校验位;

代码实现了串口自收发功能,及把从 PC 收到的内容都发送会 PC, 其他波特率,自行修改代码即可,在 alter 的FPGA 上调试通过; -verilog code uart transceiver to achieve self-transceiver function sys clk = 25m, baud 9600 1 stop bit, no parity code from the transceiver features a serial port, and the contents received from the PC will send the PC, another Potter rate, self-modifying code can, in the alter of the FPGA, debugging through
(系统自动生成,下载前可以参看下载内容)

下载文件列表

uart_recv.v

uart_send.v

sim_uart_top.v

uart_clk.v

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