文件名称:nco

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [ASM] [源码]
  • 上传时间:
  • 2012-11-26
  • 文件大小:
  • 3.09mb
  • 下载次数:
  • 0次
  • 提 供 者:
  • z***
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  • 别用迅雷下载,失败请重下,重下不扣分!

介绍说明--下载内容均来自于网络,请自行研究使用

基于FPGA的压控震荡器,可以通过震荡器来对输入信号进行有效的分频,而且是任意的分频系数都可以-FPGA-based VCO oscillator input signal, the effective frequency division and any sub-frequency coefficients can be
(系统自动生成,下载前可以参看下载内容)

下载文件列表

码NCO设计\码NCO测试代码\acc.v

.........\.............\altera_mf.v

.........\.............\code_nco.v

.........\.............\code_nco_test.cr.mti

.........\.............\code_nco_test.mpf

.........\.............\code_nco_test.v

.........\.............\code_nco_test.v.bak

.........\.............\cyclone_atoms.v

.........\.............\vsim.wlf

.........\.............\wave.bmp

.........\.............\.ork\@a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s\verilog.asm

.........\.............\....\..........................................\_primary.dat

.........\.............\....\..........................................\_primary.vhd

.........\.............\....\..............m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n\verilog.asm

.........\.............\....\...............................................\_primary.dat

.........\.............\....\...............................................\_primary.vhd

.........\.............\....\...................m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n\verilog.asm

.........\.............\....\...........................................................\_primary.dat

.........\.............\....\...........................................................\_primary.vhd

.........\.............\....\.c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e\verilog.asm

.........\.............\....\................................\_primary.dat

.........\.............\....\................................\_primary.vhd

.........\.............\....\.m@f_cycloneiii_pll\verilog.asm

.........\.............\....\...................\_primary.dat

.........\.............\....\...................\_primary.vhd

.........\.............\....\.....pll_reg\verilog.asm

.........\.............\....\............\_primary.dat

.........\.............\....\............\_primary.vhd

.........\.............\....\.....ram7x20_syn\verilog.asm

.........\.............\....\................\_primary.dat

.........\.............\....\................\_primary.vhd

.........\.............\....\.....stratixiii_pll\verilog.asm

.........\.............\....\...................\_primary.dat

.........\.............\....\...................\_primary.vhd

.........\.............\....\.............._pll\verilog.asm

.........\.............\....\..................\_primary.dat

.........\.............\....\..................\_primary.vhd

.........\.............\....\............_pll\verilog.asm

.........\.............\....\................\_primary.dat

.........\.............\....\................\_primary.vhd

.........\.............\....\acc\verilog.asm

.........\.............\....\...\_primary.dat

.........\.............\....\...\_primary.vhd

.........\.............\....\.lt3pram\verilog.asm

.........\.............\....\........\_primary.dat

.........\.............\....\........\_primary.vhd

.........\.............\....\...accumulate\verilog.asm

.........\.............\....\.............\_primary.dat

.........\.............\....\.............\_primary.vhd

.........\.............\....\...cam\verilog.asm

.........\.............\....\......\_primary.dat

.........\.............\....\......\_primary.vhd

.........\.............\....\....dr_rx\verilog.asm

.........\.............\....\.........\_primary.dat

.........\.............\....\.........\_primary.vhd

.........\.............\....\.......tx\verilog.asm

.........\.............\....\.........\_primary.dat

.........\.............\....\.........\_primary.vhd

.........\.............\....\....lklock\verilog.asm

.........\.............\....\..........\_primary.dat

.........\.............\....\..........\_primary.vhd

.........\.............\....\...ddio_bidir\verilog.asm

.........\.............\....\.............\_primary.dat

.........\.............\....\.............\_primary.vhd

.........\.............\....\........in\verilog.asm

.........\.............\....\..........\_primary.dat

.........\.............\....\..........\_primary.vhd

.........\.............\....\........out\verilog.asm

.........\.............\....\...........\_primary.dat

.........\.............\....\...........\_primary.vhd

.........\.............\....\....pram\veri

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