文件名称:verilog-mac

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [VHDL] [源码]
  • 上传时间:
  • 2012-11-26
  • 文件大小:
  • 125kb
  • 下载次数:
  • 0次
  • 提 供 者:
  • 王*
  • 相关连接:
  • 下载说明:
  • 别用迅雷下载,失败请重下,重下不扣分!

介绍说明--下载内容均来自于网络,请自行研究使用

这是一个以太网的mac程序,verilog写的,可方正 可实现-this is a mac implementation using verilog,you can emulate it or implement it directly
相关搜索: verilog
mac

(系统自动生成,下载前可以参看下载内容)

下载文件列表

此代码是用Verilog实现的以太网接口\Chapter10 Sample\eth_clockgen.v

.................................\................\eth_cop.v

.................................\................\eth_crc.v

.................................\................\eth_defines.v

.................................\................\eth_fifo.v

.................................\................\eth_host.v

.................................\................\eth_maccontrol.v

.................................\................\eth_macstatus.v

.................................\................\eth_memory.v

.................................\................\eth_miim.v

.................................\................\eth_outputcontrol.v

.................................\................\eth_phy.v

.................................\................\eth_phy_defines.v

.................................\................\eth_random.v

.................................\................\eth_receivecontrol.v

.................................\................\eth_register.v

.................................\................\eth_registers.v

.................................\................\eth_rxaddrcheck.v

.................................\................\eth_rxcounters.v

.................................\................\eth_rxethmac.v

.................................\................\eth_rxstatem.v

.................................\................\eth_shiftreg.v

.................................\................\eth_spram_256x32.v

.................................\................\eth_top.v

.................................\................\eth_transmitcontrol.v

.................................\................\eth_txcounters.v

.................................\................\eth_txethmac.v

.................................\................\eth_txstatem.v

.................................\................\eth_wishbone.v

.................................\................\tb_cop.v

.................................\................\tb_ethernet.v

.................................\................\tb_ethernet_with_cop.v

.................................\................\tb_eth_defines.v

.................................\................\tb_eth_top.v

.................................\................\timescale.v

.................................\................\wb_bus_mon.v

.................................\................\wb_master32.v

.................................\................\wb_master_behavioral.v

.................................\................\wb_model_defines.v

.................................\................\wb_slave_behavioral.v

.................................\................\使用说明.txt

.................................\Chapter10 Sample

此代码是用Verilog实现的以太网接口

相关说明

  • 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
  • 本站是交换下载平台,提供交流渠道,下载内容来自于网络,除下载问题外,其它问题请自行百度更多...
  • 请直接用浏览器下载本站内容,不要使用迅雷之类的下载软件,用WinRAR最新版进行解压.
  • 如果您发现内容无法下载,请稍后再次尝试;或者到消费记录里找到下载记录反馈给我们.
  • 下载后发现下载的内容跟说明不相乎,请到消费记录里找到下载记录反馈给我们,经确认后退回积分.
  • 如下载前有疑问,可以通过点击"提供者"的名字,查看对方的联系方式,联系对方咨询.

相关评论

暂无评论内容.

发表评论

*主  题:
*内  容:
*验 证 码:

源码中国 www.ymcn.org