文件名称:dvi_demo

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [VHDL] [源码]
  • 上传时间:
  • 2016-11-04
  • 文件大小:
  • 46kb
  • 下载次数:
  • 0次
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介绍说明--下载内容均来自于网络,请自行研究使用

verilog实现的DVI 视频编码输出与输入,已在altera Cyclone IV 上实现。-DVI encode and decode in Verlog language.Have been tested in altera FPGA Cycloene IV
(系统自动生成,下载前可以参看下载内容)

下载文件列表





dvi_demo\rtl\common\debnce.v

........\...\......\DRAM16XN.v

........\...\......\hdclrbar.v

........\...\......\synchro.v

........\...\......\timing.v

........\...\dvitx_demo.v

........\...\dvi_demo.v

........\...\logofly\autopilot.v

........\...\.......\cursor_pair.v

........\...\.......\s3a_logo.v

........\...\rx\chnlbond.v

........\...\..\dcminit.v

........\...\..\decode.v

........\...\..\dvi_decoder.v

........\...\..\phsaligner.v

........\...\..\tmds_1c_1to10.v

........\...\tx\dvi_encoder.v

........\...\..\encode.v

........\...\..\serdes_4b_10to1_fifo.v

........\...\common

........\...\logofly

........\...\rx

........\...\tx

........\rtl

dvi_demo

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