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基于CPLD-FPGA的半整数分频器的设计
- 基于CPLD-FPGA的半整数分频器的设计，用于设计EDA-based CPLD-half FPGA integer dividers in the design, design for EDA
分频器FENPIN1
- EDA中常用模块VHDL程序，不同时基的计数器由同一个外部是中输入时必备的分频函数。分频器FENPIN1/2/3(50分频=1HZ，25分频=2HZ，10分频=5HZ。稍微改变程序即可实现)-EDA VHDL modules commonly used procedure, the time - with a counter by the external input is required when the sub-frequency
分频器
- 详细分析了各种分频器以及其算法，还有举例！
数控分频器
- 数控分频器，可自主选择分频系数
分频器
- 通用分频器 +仿真
分频器VHDL语言讲解.doc
- 分频器VHDL语言讲解
分频器设计
- 设计一个带复位的分频器，输入时钟为60MHz，输出时钟为7.5MHz。
数字钟的设计
- 数字式计时器一般都由震荡器，分频器，译码器及显示几部分组成。其中震荡器和分频器组成标准秒信号发生器，接成各种不同进制的计数器组成计时系统，译码器，显示器组成显示系统，另外一些组合电路组成校时调节系统。-digital timer usually are oscillator, dividers, decoder and display several parts. Which oscillator and divider standar
fen
- verilog，4、5分频器，5分频器占空比3：2-Verilog, 4,5 dividers, five dividers ratio of 3:2
fpq128
- 自己编的一个分频器的程序模版 虽然原理很简单，经过多次实践很实用 被多次用在其它的程序中-own series of the dividers of a procedure template Although very simple principle, after repeated practice by many very practical use in other proceedings, and,
分频器FENPIN1
- EDA中常用模块VHDL程序，不同时基的计数器由同一个外部是中输入时必备的分频函数。分频器FENPIN1/2/3(50分频=1HZ，25分频=2HZ，10分频=5HZ。稍微改变程序即可实现)-EDA VHDL modules commonly used procedure, the time- with a counter by the external input is required when the sub-frequency
基于CPLD-FPGA的半整数分频器的设计
- 基于CPLD-FPGA的半整数分频器的设计，用于设计EDA-based CPLD-half FPGA integer dividers in the design, design for EDA
分频器VHDL描述
- 在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号时非常重要的。-in digital circuits, the need for regular high frequency clock operating frequency for hours, a lower frequency of the clock signal. We know that the hardware
counter_7seg
- 带分频器的bcd计数电路设计，verilog源码-dividers with the bcd count circuit design, Verilog source
FPGAprogram2
- 半整数分频器电路的VHDL源程序，供大家学习和讨论。 -half-integer frequency divider circuit VHDL source code for all learning and discussion.
digitalsystemDesign
- 第7章数字系统设计实例 7.1 半整数分频器的设计 7.2 音乐发生器 7.3 2FSK/2PSK信号产生器 7.4 实用多功能电子表 7.5 交通灯控制器 7.6 数字频率计-Chapter 7 Digital System Design Example 7.1-integer dividers designed Music Generator 7.2 7.3 2F SK/2PSK Signal Generat
预置分频器
- FPGA预置分频器，实现各分频功能。。。。。。。。(FPGA preset divider)
vhdl分频器设计
- vhdl分频器设计，用quartus软件偏写，可进行时钟的分频。(Design of VHDL frequency divider)
分频器
- 一个简单的数字分频器，用于eda实验，电子技术综合实验(Digital frequency divider)
分频器
- 对频率实现分频，达到一种对外部的一种分频管理(realization of frequency division)