[VHDL编程] Lab4_hex7seg

说明：7段译码器的设计与实现.nexy3开发板。通过使用ISE软件进行7段译码器的设计与实现。-Xilinx ISE 12.3.nexy3
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[VHDL编程] Lab5_x7seg

说明：7段显示管的设计与实现.nexy3开发板。在2个7段显示管上显示一个2位的十六进制数，本实验中用Verilog语句来描述。-Xilinx ISE 12.3.nexy3.
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[家庭/个人应用] handwritten-character-recognition

说明：基于VC++实现手写识别系统设计，用户可以根据自己的需要更改模式识别的方式，简单的操作界面体现了整体系统的设计思路-Based VC++ achieve handwriting recognition system design, the user can change the pattern recognition methods according to their needs, a simple user interface reflects the overall system desi
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[射击游戏] TankWar1.9.8

说明：这是一个用java语言编写的坦克游戏的联网版，代码简介明了，思路清晰。适合java初学者学习使用-This is a networked version of the tank game, code brief and clear, clear thinking. Suitable for beginners to learn how to use java
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[VHDL编程] Lab6_decode38a

说明： 3-8译码器的设计与实现.3-8译码器的真值表，本实验中用Verilog语句来描述。-Xilinx ISE 12.3.nexy3
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[VHDL编程] Lab7_pencode83

说明：8-3优先编码器的设计与实现.8-3优先编码器的真值表，本实验中用Verilog语句来描述.-Design and implementation of 8-3 priority encoder.8-3 priority encoder truth table, use the Verilog statement in this experiment to describe.
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[射击游戏] TankWar2.9

说明：这是一个用java编写的坦克游戏的图片版，界面上更加美观，可供学习者参考使用-This is a written with java tank game picture version, more beautiful interface, available for learners to use
<Fendou> 在 2025-07-14 上传 | 大小：80kb | 下载：0

[VHDL编程] Lab8_binbcd4

说明：4位二进制-BCD码转换器的设计与实现.4位二进制-BCD码转换器的真值表，本实验中用Verilog语句来描述。-Design of 4 bit-BCD converter and implementation of.4 binary-BCD code converter truth table, use the Verilog statement in this experiment to describe.
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[VHDL编程] Lab9_adder4a

说明：4位加法器的设计与实现.4位加法器框图，本实验中用Verilog语句来描述.nexy3.-With the implementation of.4 bit adder block design of 4 bit adder, the Verilog statement in this experiment to describe.Nexy3
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[其他小程序] SPICE_to_Layout

说明：Here step by step how to design the layout from spice simulator is shown.
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[VHDL编程] Lab10_shift4

说明：4位移位器的设计与实现.4位移位器框图和功能表，本实验中用Verilog语句来描述。-Design of 4 bit shifter and implementation of.4 bit shifter block diagram and function table, use the Verilog statement in this experiment to describe.
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[VHDL编程] Lab11_flipflopcs

说明：带有置位和清零端的边沿D触发器的设计与实现.带有置位和清零端的边沿D触发器的逻辑图，本实验中用Verilog语句来描述。-Design and implementation of an edge D flip-flop with set and reset end. Logic diagrams with edge D flip-flop with set and reset the end of the Verilog statement, used in this experiment to
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