[射击游戏] cstrike

说明：能够让你的CS变成汉化版本 Be Chinese language-Be Chinese language
<Jeff> 在 2025-10-24 上传 | 大小：32kb | 下载：0

[VHDL编程] Lab12_shiftreg

说明： 4位移位寄存器的设计与实现.本实验中用Verilog语句来描述。nexy3.-Design and implementation of a 4 bit shift register. The Verilog statement in this experiment to describe. Nexy3
<penglx1803> 在 2025-10-24 上传 | 大小：203kb | 下载：0

[VHDL编程] Lab13_mod5cnt

说明：模-5计数器就是从0到4重复计数。也就是说，它一共要经历5个状态，输出从000变到100然后再回到000。本实验中用Verilog语句来描述。-Module-5 counter is from 0 to 4 repeat count. That is to say, it has to experience 5 state, the output from 000 to 100 and then to 000. Using the Verilog statement in this experi
<penglx1803> 在 2025-10-24 上传 | 大小：200kb | 下载：0

[VHDL编程] Lab14_count3a

说明：8分频器的设计与实现.8分频器的真值表，其最高位q2的输出就是对输入信号的8分频。本实验中用Verilog来实现。-Design and implementation of.8 8 frequency divider divider of the truth table, output the highest bit Q2 is the input signal frequency of 8. Use Verilog to achieve in this experiment.
<penglx1803> 在 2025-10-24 上传 | 大小：169kb | 下载：0

[VHDL编程] Lab15_sw2reg

说明：开关数据加载到寄存器并显示的设计与实现.3． 设计一个可以把4个开关的内容存储到一个4位寄存器的电路，并在最右边的7段显示管上显示这个寄存器中的十六进制数字。我们使用到去抖动模块clock_pulse， 用btn[0]作为输入；8位寄存器模块，用btn[1]作为加载信号；7段显示管上的显示模块x7segbc；分频模块clkdiv，用以产生模块clock_pulse和x7segbc的clk190时钟信号。-Design of switching data is loaded into the re
<penglx1803> 在 2025-10-24 上传 | 大小：171kb | 下载：0

[ICQ/即时通讯] QQ

说明：模拟QQ做得一个聊天程序，是网络版本的，可以进行互联网通信，也可以内网通信-Do a simulation QQ chat program, it is the network version, can undertake the Internet communication, also can network communication
<高寒> 在 2025-10-24 上传 | 大小：6.19mb | 下载：0

[其他小程序] CSV-convert-to-EXCEL

说明：数据转换与汇总工具，适用于大样本数据的汇总和整理。-aggregated data conversion tool, suitable for a large sample of data aggregation and sorting.
<王> 在 2025-10-24 上传 | 大小：303kb | 下载：1

[android开发] CodeView

说明：疯狂Android讲义第二版，第二章源码-Crazy Android handouts second edition, Chapter II source
<chengwei> 在 2025-10-24 上传 | 大小：16kb | 下载：0

[文件格式] Digital_Logic_Design

说明：基于Xilinx ISE入门材料。包含数字电路入门程序。应用于NEXY3开发板。-ISE entry materials based on Xilinx. Contains digital circuit entry procedures. Applied to the NEXY3 development board.
<penglx1803> 在 2025-10-24 上传 | 大小：1.02mb | 下载：0

[VHDL编程] cores

说明：a core has been developed for your 32 bit fpu with a least 32x2 input 4 bit operator with round off and 32 bit output and 8 bit exeption data.
<arka> 在 2025-10-24 上传 | 大小：25kb | 下载：0

[其他小程序] CPU_3

说明：这是一个用C++ 语言编写的读取CPU编码的程序，通过获取机器码，并通过一定算法转换，可以作为为软件界面的登陆信息。-This is a C++ language to read CPU encoding process, by getting the machine code, and through a certain algorithm conversion, can be used as the software interface for the login information.
<Fendou> 在 2025-10-24 上传 | 大小：1.37mb | 下载：0

[TCP/IP协议栈] 01_init_mikroc

说明：codigo para pic con modulo ethernet enc28j60 con mikroc
<Efren> 在 2025-10-24 上传 | 大小：4kb | 下载：0