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[VHDL/FPGA/Verilogceju0411

说明:能够通过连在FPGA板子上的超声测距小装置测定精确到0.1毫米的装置,自己编写亲测可用(Can be connected to the FPGA board through the ultrasonic ranging device to determine the accuracy of the device to 0.1 mm, their own pro test available)
<祁逸飞> 在 2021-04-13 上传 | 大小:7094272 | 下载:0

[VHDL/FPGA/Verilogclock0321

说明:亲自编写的基于FPGA的闹钟,拥有时钟计时\闹钟\分别显示\闹钟超时再响等功能(The alarm clock based on FPGA has the functions of clock timing, alarm clock, separate display, alarm clock time-out and ringing again)
<祁逸飞> 在 2021-04-13 上传 | 大小:4743168 | 下载:0

[VHDL/FPGA/Verilogjtt1208

说明:此项目(完全自己编写)是基于FPGA的交通灯实现,拥有黄灯闪烁 全红灯 最后十秒显示版本交通灯 普通版本交通灯四个模式 并且可以通过输入控制交通灯红绿灯比例,还可以控制一个周期总时长等(This project (written by myself) is based on FPGA traffic lights implementation, with yellow flashing full red light last ten s
<祁逸飞> 在 2021-04-13 上传 | 大小:4995072 | 下载:0

[VHDL/FPGA/Verilogmiaobiao

说明:此项目(完全自己编写)是基于FPGA的秒表实现,拥有清空数据 分次计时 防次数溢出等完备功能(This project (written entirely by myself) is based on FPGA stopwatch implementation, with clear data, divided timing, anti overflow and other complete functions)
<祁逸飞> 在 2021-04-13 上传 | 大小:5630976 | 下载:0

[VHDL/FPGA/Verilog走马灯

说明:? 设计并实现一个控制16个发光二极管亮灭的电 路,仿真验证其功能,并下载到实验板测试。 1. 单点移动模式:从左至右依次循环点亮16个发光二 极管,每个发光二极管的点亮时间为0.5秒; 2. 幕布式:从中间两个发光二极管开始点亮,向两边 每次增加点亮2个发光二极管,直至点亮16个发光 二极管;然后再从两边开始每次灭掉2个发光二极 管,直至所有发光二极管灭掉,依次往复,每个状 态持续时间为0.5秒; 3. 两个模式可用按键进行切换,要求
<jdblf> 在 2021-04-13 上传 | 大小:247808 | 下载:0

[VHDL/FPGA/VerilogSPI_final

说明:上板调试过的spi程序,用singaltap抓取波形,没有问题,可在此基础上修改(SPI program debugged on board, grabbing waveform with singaltap, no problem, can be modified on this basis)
<LJY2016> 在 2021-04-13 上传 | 大小:5158912 | 下载:0

[VHDL/FPGA/Verilog1号

说明:用 VHDL 语言设计实现一个分频系数为 10,分频输出信号占空比为 50% 的分频器,仿真验证设计。 2.用 VHDL 语言设计实现一个带异步复位的 8421 码十进制计数器,仿真验 证其功能。(VHDL language is used to design and realize a frequency division coefficient of 10, and the duty cycle of frequency divis
<jdblf> 在 2021-04-12 上传 | 大小:141312 | 下载:0

[VHDL/FPGA/Verilog10_uart_top

说明:uart串口回环实验,上板试验过没有问题(UART serial loop back experiment)
<LJY2016> 在 2021-04-12 上传 | 大小:6772736 | 下载:0

[VHDL/FPGA/Verilog点阵

说明:用 8×8 点阵显示字符,每次显示一个字符,每秒切换一次,显示内容 为“B”、“U”、“P”、“T”及姓名的第一个字母。如张三显示的内容为 “B”、“U”、“P”、“T”、“Z”、“S”。 2. 为系统设置一个复位键,复位后重新从“B”开始循环显示,要求使用 按键复位。 3. 实验板上输入时钟选择 1kHz。(character per secondsurname and personal name ; full name first
<jdblf> 在 2021-04-13 上传 | 大小:282624 | 下载:0

[VHDL/FPGA/Verilog123

说明:用 VHDL 语言设计实现一个 4 位二进制奇校验器,输入奇数个‘1’时, 输出为‘1’,否则输出‘0’,仿真验证其功能。 2.用 VHDL 语言设计实现一个共阴极 7 段数码管译码器,仿真验证其功能。(A 4-bit binary odd checker is designed and implemented in VHDL language. When an odd number of '1' is input, the, The
<jdblf> 在 2021-04-12 上传 | 大小:177152 | 下载:0

[VHDL/FPGA/Verilog8_ip_ram

说明:ip核ram读写实验,上版调试没有问题自行修改(IP core RAM read and write experiment, the last version debugging no problem)
<LJY2016> 在 2021-04-12 上传 | 大小:7230464 | 下载:0

[VHDL/FPGA/Verilog9_ip_fifo

说明:ip核fifo读写实验,上版调试没有问题自行修改(FIFO IP core read and write experiment, the last version of the debugging no problem, modify)
<LJY2016> 在 2021-04-12 上传 | 大小:10740736 | 下载:0
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