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[VHDL/FPGA/VerilogFirDesign

说明:FIR滤波器的FPGA实现,基于MATLAB和Quartus平台,使用Verilog和IP core设计,有详细的说明操作文档,并附上结果图,验证可行,欢迎学习(FPGA implementation of FIR filter, based on MATLAB and quartus platform, using Verilog and IP core design, with detailed operation document
<无线电之家99> 在 2020-02-25 上传 | 大小:3328000 | 下载:0

[VHDL/FPGA/VerilogD_FF

说明:d-flip-flop vhdl in fpga
<pitak> 在 2020-02-25 上传 | 大小:218112 | 下载:0

[VHDL/FPGA/VerilogStep_M_4_Type_v1

说明:step motor in fpga vhdl
<pitak> 在 2020-02-25 上传 | 大小:239616 | 下载:0

[VHDL/FPGA/Verilog3

说明:dvi FPGA实现,包括测试文件和Verilog原码(dvi implemetation a a a a a a a a a a aa)
<zhr1995yx> 在 2020-02-21 上传 | 大小:10257408 | 下载:0

[VHDL/FPGA/Verilogclass9_key_filter

说明:这是FPGA按键及其消抖模块,效果很好。(This is the FPGA key and its anti-shake module, and the effect is very good.)
<星辰_1996> 在 2020-02-25 上传 | 大小:1410048 | 下载:0

[VHDL/FPGA/Verilognexys4ddr_mig_prj

说明:在nexys4开发板实现ddr2控制器,并进行了简单的测试。 在nexys4-ddr开发板上电成功。(Implementation of DDR2 controller in nexys4 development board)
<你0125> 在 2020-02-25 上传 | 大小:3072 | 下载:0

[VHDL/FPGA/Verilogcan_init

说明:通过SPI接口实现FPGA和MCP2515独立CAN芯片通信,功能使用modelsim仿真,实现了配置、接收、发送功能。(The communication between FPGA and MCP2515 independent can chip is realized by SPI interface. The function is simulated by Modelsim, and the function of config
<kevin.chen> 在 2020-02-25 上传 | 大小:125952 | 下载:0

[VHDL/FPGA/Verilogphase

说明:FPGA程序测量频率、相位差、占空比(包括与stm32f1串口通信),占空比、频率精度0.01%,相位差绝对误差精度0.1。能与stm32f1进行串口通信,4.3寸tft液晶屏显示。(FPGA program measures frequency, phase difference, duty cycle (including communication with stm32f1 serial port), duty cycle, fr
<wangkedelh> 在 2020-02-25 上传 | 大小:2623488 | 下载:0

[VHDL/FPGA/Verilogled_control

说明:LED模拟继电器控制,控制led的亮灭,流水灯控制(LED control,control led lighting, water lamp control LED analog relay control)
<千百万的精灵> 在 2020-02-25 上传 | 大小:3782656 | 下载:0

[VHDL/FPGA/Verilog111

说明:自行编写两个verilog程序,验证(b=a,c=b)与(b=a,c=b)的功能及电路结构图区别(Write two verilog programs to verify the difference between (b=a,c=b) and (b=a,c=b))
<千百万的精灵> 在 2020-02-24 上传 | 大小:4096 | 下载:0

[VHDL/FPGA/Verilogadder8

说明:这个实例是一个加法器的实现。包括VCS和Makefile文件的编写。(This example is the implementation of an adder. Including the preparation of VCs and makefile files.)
<ww415> 在 2020-02-25 上传 | 大小:1024 | 下载:0

[VHDL/FPGA/Verilogddr_for_controller_and_phy

说明:这是本人曾经参与的一个DDR controller接口项目,主要是FPGA rtl实现,仅供参考。(This is a DDR controller interface project that I once participated in, mainly implemented by FPGA RTL, for reference only.)
<ww415> 在 2020-02-25 上传 | 大小:72704 | 下载:0
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