[GDI/图象编程] waveletfigure

说明：程序是下面这样，但只能处理长宽一样的方形图像，灰度和彩色图像都可，要用其他图像只需把Lena.bmp改为其他图像，但图像要保存在m文件所在路径下-wavelet figure process
<H.YR> 在 2025-07-16 上传 | 大小：4kb | 下载：0

[LabView] labview

说明：基于LabVIEW的串口通讯测试程序，方便测试串口通讯，调试相关开发板等实验。-LabVIEW-based serial communications test procedures to facilitate the testing of serial communication, debugging and other experiments related to the development board.
<赵举> 在 2025-07-16 上传 | 大小：32kb | 下载：0

[图形图像处理(光照,映射..)] Image-Splicing

说明：利用颜色滤波矩阵你，可以实现对拼接图像的定位处理-Using the color filter array you, can realize the localization of the mosaic image processing
<Bruce> 在 2025-07-16 上传 | 大小：10.37mb | 下载：0

[matlab例程] SG-level-control

说明：蒸汽发生器的水位控制微分方程的求解程序，附带多种工况-use matlab to simulate SG level control under various Working conditions
<shierbing> 在 2025-07-16 上传 | 大小：4kb | 下载：0

[微处理器(ARM/PowerPC等)] LPC1114-I2C

说明：lpc1114 i2c 程序 lpc1114 i2c 程序 -lpc1114 i2clpc1114 i2clpc1114 i2clpc1114 i2c
<汪洋> 在 2025-07-16 上传 | 大小：244kb | 下载：0

[VHDL编程] FA

说明：使用VERILOG實現全加器的設計,並附上TB供測試-Use VERILOG achieve full adder design, together with a test for TB
<opgp> 在 2025-07-16 上传 | 大小：1kb | 下载：0

[VHDL编程] timer

说明：使用VERILOG實現時鐘,並附上TB供測試-Use VERILOG realize the clock, along with tests for TB
<opgp> 在 2025-07-16 上传 | 大小：1kb | 下载：0

[WEB源码] Upload

说明：以前到现在一直在用的一个ＰＨＰ文件上传类，个人感觉很方便实用，免费分享了-Until now has been using a PHP file upload class, personal feeling is very convenient and practical, free sharing
<jkljkl> 在 2025-07-16 上传 | 大小：2kb | 下载：0

[matlab例程] single_prosses_Simulink

说明：基于 simulink的通信仿真，调制解调，BPSK BFSK,QDPSK等-Communication simulation, based on Simulink modulation and demodulation of BFSK, BPSK, QDPSK etc.
<冯崇飞> 在 2025-07-16 上传 | 大小：42kb | 下载：0

[VHDL编程] mux

说明：使用VERILOG實現多工器之設計,並附上tb供測試-VERILOG realized using multiplexer design, along with tb for testing
<opgp> 在 2025-07-16 上传 | 大小：1kb | 下载：0

[行业发展研究] LowPowerTechniques

说明：Low Power Design Nano‐scale designs at 130nm and below are now confronted with a power dissipation level beyond the limits of IC packaging and cooling techniques • Consequently in many designs it is not possible to increase the clock speed
<yosso> 在 2025-07-16 上传 | 大小：632kb | 下载：0

[VHDL编程] pipeline

说明：使用VERILOG實現MIPS2000的PIPELINE-Use VERILOG realized MIPS2000 the PIPELINE
<opgp> 在 2025-07-16 上传 | 大小：2kb | 下载：0