[行业发展研究] PLC-note

说明：PLC note Design and Implementation of A DSSSBased Narrow Band Power Line Communication Modem
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[行业发展研究] RTL-coding-guidelines

说明：RTL coding guidelines Offer a collection of coding rules and guidelines. Make HDL Codes readable, modifiable, and reusable. Achieve optimal results in synthesis and simulation.
<yosso> 在 2025-09-22 上传 | 大小：407kb | 下载：0

[行业发展研究] tutorial_asic_v12_1

说明：tutorial_asic_v12_1 Digital Design Flow Tutorial for EDA Tools: Synopsys Design Compiler Mentor Modelsim Cadence SOC Encounter
<yosso> 在 2025-09-22 上传 | 大小：1.53mb | 下载：0

[行业发展研究] verilog_intro-Cygwin

说明：verilog_intro-Cygwin environment and as a design tool. The Cadence design tool suite is installed on the Linux servers on our network. We will use be using the GUI interface which will allow us to view waveforms in a timing diagram. This also r
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[C#编程] color2

说明：本程序可以通过摄像头拍照，同时可以录像，可实现笔记本视频拍照保存！-C# Video Capture!this sourcecode can capture video and save photo.
<yangyang> 在 2025-09-22 上传 | 大小：49kb | 下载：0

[matlab例程] PMSG.mdl

说明：永磁直驱风电机组机侧变流器控制simulink仿真-Permanent magnet direct drive wind turbine machine side converter control simulink simulation
<kt> 在 2025-09-22 上传 | 大小：19kb | 下载：1

[其他小程序] Milkyway

说明：Library Data Preparation for IC Compiler User Guide
<yosso> 在 2025-09-22 上传 | 大小：1.75mb | 下载：0

[其他小程序] WorkWithArrays

说明：That is some function to work with arrays, that can be used with C8051F340 MCU
<Sergey> 在 2025-09-22 上传 | 大小：1kb | 下载：0

[其他小程序] AsicDesign-R2011V1

说明：AsicDesign-R2011V1 Asic Design ET 4351 Alexander de Graaf, EEMCS/ME/CAS
<yosso> 在 2025-09-22 上传 | 大小：4.51mb | 下载：0

[其他小程序] ceshi

说明：用vbs编写的小程序，用来管理设备。因为CRT使用的是vbs，因此使用起来会比较方便。-With a small program written in VBS, used to manage equipment. Because CRT is using VBS, so it would be more convenient.
<风清扬> 在 2025-09-22 上传 | 大小：1kb | 下载：0

[其他小程序] svm

说明：support vector machine code for classification of multi class problem
<sekhar> 在 2025-09-22 上传 | 大小：207kb | 下载：0

[其他小程序] LogicSynthesis2_CMOSBasics

说明：LogicSynthesis2_CMOSBasics Key Problem: Timing assumption during prelayout synthesis widely differs from the post layout reality. • This happens because the interconnect delay dominates the overall propagation delay in DSM (Deep Su
<yosso> 在 2025-09-22 上传 | 大小：1.55mb | 下载：0