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[VHDL编程] shejiVerilogExample
说明:Verilog 程序例子 王金明:《Verilog HDL程序设计教程》程序例子,带说明。 -Verilog procedures guo examples : "Verilog HDL Design Guide" procedures example, take note.<mingming> 在 2025-07-20 上传 | 大小:157kb | 下载:0
[VHDL编程] verilogshejiMiLeJIEMAQI
说明:用verilog设计密勒解码器 一、题目: 设计一个密勒解码器电路 二、输入信号: 1. DIN:输入数据 2. CLK:频率为2MHz的方波,占空比为50% 3. RESET:复位信号,低有效 三、输入信号说明: 输入数据为串行改进密勒码,每个码元持续时间为8μs,即16个CLK时钟;数据流是由A、B、C三种信号组成; A:前8个时钟保持“1”,接着5个时钟变为“0”,最后3个时钟为“1”。 B:在整个码元持续时间内都没有出现“0”,即连续16个时钟保<mingming> 在 2025-07-20 上传 | 大小:207kb | 下载:0
[行业发展研究] mobileUK
说明:I believe that technology has the capacity to fundamentally improve people’s lives, and improve the world in which we live.We are now two years into what my company have called the ‘Digital Decade’.We think that by 2010 a combination of hardware<张海> 在 2025-07-20 上传 | 大小:598kb | 下载:0