[软件工程] workbook_model_visio_and_word

说明：visio使用电子书籍，比较好用，推荐使用-Visio use of electronic books, relatively easy to use, recommend the use of
<huangjc> 在 2025-07-18 上传 | 大小：593kb | 下载：0

[Windows编程] soft.stu

说明：题目：某个公司采用公用电话传递数据，数据是四位的整数，在传递过程中是加密的，加密规则如下： 　　　每位数字都加上5,然后用和除以10的余数代替该数字，再将第一位和第四位交换，第二位和第三位交换。 -Topic: using a public telephone transmission of data, integer data is four, in the transmission process is encrypted, encryption rules are as follo
<雨哲> 在 2025-07-18 上传 | 大小：2kb | 下载：0

[通讯编程] ReadPUPData19

说明：显示PUP19号产品的源代码 ReadPUPData19-Product No. PUP19 show the source code ReadPUPData19
<合愀> 在 2025-07-18 上传 | 大小：31kb | 下载：0

[其他小程序] 98

说明：【程序70】 题目：写一个函数，求一个字符串的长度，在main函数中输入字符串，并输出其长度。　　　 1.程序分析： 2.程序源代码：-[70] procedures Topic: Writing a function, and the length of a string, in the main function in the input string and output its length. 1. Program analysis: 2. Program source co
<雨哲> 在 2025-07-18 上传 | 大小：2kb | 下载：0

[C#编程] 88

说明：【程序54】 题目：取一个整数a从右端开始的4～7位。 程序分析：可以这样考虑： (1)先使a右移4位。 (2)设置一个低4位全为1,其余全为0的数。可用~(~0<<4) (3)将上面二者进行&运算。 -[54] procedures Topic: get an integer a from the right end of the beginning of the 4 ~ 7. Process analysis: It can be considered:
<雨哲> 在 2025-07-18 上传 | 大小：3kb | 下载：0

[VHDL编程] DCT

说明：altera fpga verilog 设计的基于查找表的DCT程序及zigzag扫描程序，已经过matlab 和modelsim 验证，文件中包含TESTBENCH ，直接可用-altera fpga verilog design table DCT-based search procedures and zigzag scanning procedures, and ModelSim matlab has been verified, the document contains TEST
<alison> 在 2025-07-18 上传 | 大小：14.69mb | 下载：0

[Windows CE] 78

说明：题目：有一个已经排好序的数组。现输入一个数，要求按原来的规律将它插入数组中。 1. 程序分析：首先判断此数是否大于最后一个数，然后再考虑插入中间的数的情况，插入后 　　　　　此元素之后的数，依次后移一个位置。 2.程序源代码：-Title: already have a good sequence of the array row. Now enter a number of requirements in accordance with the laws of the origi
<雨哲> 在 2025-07-18 上传 | 大小：2kb | 下载：0

[C#编程] Radar_Class

说明：用于雷达显示仿真的一个Radar类（C#编写）-Radar Display Simulation for a Radar type (C# Prepared)
<合愀> 在 2025-07-18 上传 | 大小：6kb | 下载：0

[VHDL编程] asynch_fifo

说明：FPGA VERILOG 用DCFIFO实现 跨时钟域的数据传输，已验证，直接可用-FPGA VERILOG using DCFIFO realize cross-clock domain data transfer, has been verified, directly available
<alison> 在 2025-07-18 上传 | 大小：1004kb | 下载：0

[软件工程] 1

说明：这个是一个单片机开发和电子设计的文档，用于模拟与数字转换的资料。-This is a single-chip development and electronic design documents for the conversion analog and digital information.
<wangbin> 在 2025-07-18 上传 | 大小：15.1mb | 下载：0

[VHDL编程] an_dcfifo_top_restored

说明：alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 实现高速到低速时钟域的数据传输 ，值得学习。-alteral FPGA VERILOG using ROM DCFIFO and RAM to realize high-speed low-speed clock domain data transfer, it is worth learning.
<alison> 在 2025-07-18 上传 | 大小：907kb | 下载：0

[编译器/词法分析] joyo25_utf8

说明：ECSHOP module for themes
<Barry> 在 2025-07-18 上传 | 大小：364kb | 下载：0