资源列表
[Web服务器] zhengfuwangzhanbule
说明:蓝色免费版好不容易才找见的,大家来看看,后台测试过有1部分没权限?-Blue free version managed to find rare, we look at the background tested Part 1 did not have permission?<haohao> 在 2025-07-19 上传 | 大小:3.12mb | 下载:0
[控制台(字符窗口)编程] IEVBS
说明:网上看到的一个VBS下载者源码有没有高手帮忙修改成可以用的 谢谢了 -Download the source code of the line to see a VBS expert help modify Thank you<uuzyw> 在 2025-07-19 上传 | 大小:1kb | 下载:0
[其他小程序] SATE_TRMM_3B43_CASE
说明:HDF的打开工具,用IDL编程,ENVI-IDL打开已使用-The HDF open tools Programming with IDL, ENVI-IDL open<jinqiutong> 在 2025-07-19 上传 | 大小:1kb | 下载:0
[文件操作] Two-data-comparison-error-correction
说明:用C++语言实现两个文件数据的对比,并找出错误位置用以纠错。-With C++ language two file data comparison, and find out the wrong location for error correction.<Gangjie.Liao> 在 2025-07-19 上传 | 大小:1kb | 下载:0
[文件操作] determine-a-specific-symbol-in-file
说明:运用C++语言判断文件中字符串中是否含有某个特定符号,并根据不同符号输出正负1.-Use the string C++ language to determine the file if it contains a specific symbol, and in accordance with the different symbols output plus or minus 1.<Gangjie.Liao> 在 2025-07-19 上传 | 大小:1kb | 下载:0
[VHDL编程] Carry_Select_Adder_Verilog
说明:进位选择加法器,verilog实现。包含3个TB。-Carry Select Adder. Verilog fulfilled. Three testbenches included.<张昊溢> 在 2025-07-19 上传 | 大小:3kb | 下载:0
[其他小程序] Model-Project.do
说明:Simulation Project created in ARENA for Production Management project.<mehmet> 在 2025-07-19 上传 | 大小:32kb | 下载:0
[VHDL编程] VeriRISC_CPU_Verilog
说明:Verilog硬件描述语言实现VeriRISC CPU。模块包含:8位寄存器,5位计数器,32*8 RAM,8位ALU,MUX,顺序控制器,时钟生成器。包含TB。-This code is to model a VeriRISC CPU. It incorporates several modules: 8-bit register, 5-bit counter, 32 by 8 RAM, 8-bit ALU, scalable MUX, sequence controller, and clo<张昊溢> 在 2025-07-19 上传 | 大小:9kb | 下载:0
[其他小程序] Ch3Solutions
说明:Simulation with Arena 4th Edition Chapter 03 Solutions<mehmet> 在 2025-07-19 上传 | 大小:125kb | 下载:0