[人工智能/神经网络/遗传算法] xiaobo

说明：小波神经网络时间预测序列，短时交通流量预测-Wavelet Neural Network Time the predicted sequence- short-term traffic flow forecast
<张张> 在 2025-10-31 上传 | 大小：5kb | 下载：1

[3D图形编程] SolidWorks

说明：用C++编写的用于SolidWorks的2次开发，可以实习快速的自动生成SolidWorks图像及装配，代码有详细的中文注解说明-Prepared for use C++ SolidWorks development internship quickly and automatically generate SolidWorks images and assembly code has a detailed descr iption of the Chinese comments
<化凤芳> 在 2025-10-31 上传 | 大小：5.63mb | 下载：1

[数值算法/人工智能] CO

说明：采用松弛因子法处理多学科协同优化问题的一个具体算例，验证了协同优化方法的有效性-Relaxation factor treatment effectiveness of multidisciplinary collaborative optimization problems, a specific example, verify the collaborative optimization method
<李振> 在 2025-10-31 上传 | 大小：102kb | 下载：1

[数值算法/人工智能] dcf

说明：利用动态惩罚因子法对多学科协同优化方法进行改进，并用具体的一个算例进行了验证-Using dynamic penalty factor multidisciplinary collaborative optimization method to improve, and the specific example
<李振> 在 2025-10-31 上传 | 大小：34kb | 下载：1

[数值算法/人工智能] xym

说明：利用响应面方法对多学科协同优化方法进行改进，并用算例验证了改进的协同优化方法的有效性-Using response surface methodology multidisciplinary collaborative optimization method to improve the effectiveness of the improved collaborative optimization method, numerical example
<李振> 在 2025-10-31 上传 | 大小：36kb | 下载：1

[VHDL编程] BCD-youxianbianma

说明：优先编码器，通过VHDL语言实现BCD优先编码的功能-Priority encoder BCD priority encoder function through VHDL language
<victor> 在 2025-10-31 上传 | 大小：1kb | 下载：1

[VHDL编程] BCD-counter

说明：一个2位的BCD码十进制加法计数器电路，输入为时钟信号CLK，进位 输入信号CIN，每个BCD码十进制加法计数器的输出信号为D、C、B、A和进位输出信号COUT，输入时钟信号CLK用固定时钟，进位输入信号CIN. -A 2-bit BCD code decimal adder counter circuit input as the clock signal CLK, a carry input signal CIN, D, C, B, A, and the carry output s
<victor> 在 2025-10-31 上传 | 大小：1kb | 下载：1

[VHDL编程] shift-register

说明：一个8位的左右移位寄存器电路，输入为时钟信号CLK，方向控制信号D， 输出信号为每个寄存器的状态。 -An 8-bit left and right shift register circuit, the input of the clock signal CLK, the direction control signal D, the output signal of the status of each register.
<victor> 在 2025-10-31 上传 | 大小：1kb | 下载：1

[VHDL编程] clock

说明：时钟分配电路，输入为时钟信号CLK，输出为信号F0~F5，这六个信 号中只允许有一个为高电平，F0、F2、F4的持续时间为2个CLK，F1、F3、F5的持续时间为4个CLK。 -A clock distribution circuit, the input clock signal CLK, the output signal F0 ~~ F5, the six signal only allowed to have a high level, F0, F2, F4 duration o
<victor> 在 2025-10-31 上传 | 大小：1kb | 下载：1

[VHDL编程] motor

说明：状态机电路，驱动步进马达的四相控制线圈A、B、C、D。马达向前 的四相控制线圈通电过程为：A-AB-B-BC-C-CD-D-DA-A…,后退的过程为A-DA-D-DC -C-BC-B-AB-A…,输入时钟信号CLK和DIR方向控制端控制马达的前进和后退。 -The state machine circuit, the driving of the stepping motor, the four-phase control coils A, B, and C, and D. The mo
<victor> 在 2025-10-31 上传 | 大小：1kb | 下载：1

[DSP编程] SVPWM

说明：本人收集的多个基于C或者DSP得SPWM以及SVPWM源码。-SPWM OR SVPWM CODE BASED ON C
<刘一铭> 在 2025-10-31 上传 | 大小：867kb | 下载：1

[汇编语言] Sound-quality-calculation

说明：声品质的计算程序，各种参数的计算能够实现声音品质的预测和重构。-Sound quality calculation procedure, and various parameters calculation can achieve voice quality prediction and reconstruction.
<王霞> 在 2025-10-31 上传 | 大小：19kb | 下载：1