[数学计算/工程计算] adv

说明：AVD example where you can either choose random nodes or your own.
<asdfasdf1239> 在 2025-11-22 上传 | 大小：1kb | 下载：0

[其他小程序] main

说明：用于生产几种常见的电能质量扰动模型。主要有1 正常电压 2 电压暂升 3 电压暂降 4电压中断 5电压震荡 6电压尖峰 7电压谐波 8谐波暂升 9谐波暂降 -Used to produce several common power quality disturbance model. Including normal voltage voltage voltage sag voltage rise temporarily interrupt voltage shock 6 voltage s
<leo> 在 2025-11-22 上传 | 大小：1kb | 下载：1

[matlab例程] mutual_info_score

说明：此过程是星系的计算互信息的过程，通过计算互信息得知两个变量间的相互影响关系-This process is the calculation of the galaxy mutual information procedure, by calculating the mutual relationship between two variables that interaction between information
<> 在 2025-11-22 上传 | 大小：1kb | 下载：0

[其他游戏] buscaminas

说明：This program implements the classic game different platforms-This program implements the classic game different platforms
<rhaegar> 在 2025-11-22 上传 | 大小：1kb | 下载：0

[matlab例程] IIlearn_struct_hc

说明：此过程为爬山算法的的改进过程将删边过程删除加快过程-This process is climbing algorithm improvement process will speed up the process of deleting Erase process
<> 在 2025-11-22 上传 | 大小：1kb | 下载：0

[matlab例程] learn_params1

说明：贝叶斯网络参数过程中最大似然估计的详细过程-Bayesian network parameters maximum likelihood estimation process detailed process
<> 在 2025-11-22 上传 | 大小：1kb | 下载：0

[matlab例程] IIlearn_struct_gs

说明：此过程是贪婪算发的详细过程将删边过程删除提高计算速度-This process is a detailed process greedy algorithm will delete Erase speed up the calculation process
<> 在 2025-11-22 上传 | 大小：1kb | 下载：0

[绘图程序] Copia-de-butter

说明：Program used for develop filters, in the butterworth form
<rhaegar> 在 2025-11-22 上传 | 大小：1kb | 下载：0

[matlab例程] QHH1

说明：是由互信息得到的关系矩阵I ，输出是去环后的 可以作为潜在父节点集合-Relationship matrix by the mutual information I get, the output is to go after the ring can be used as a potential parent collection
<> 在 2025-11-22 上传 | 大小：1kb | 下载：0

[其他小程序] tridiagon

说明：Programa para resolver sistemas tridiagonales
<rhaegar> 在 2025-11-22 上传 | 大小：1kb | 下载：0

[其他小程序] shiyan1

说明：7段数码管显示译码和扫描电路的设计的VHDL语言，可以直接使用 -7-segment LED display decoding and scanning circuit VHDL language design, can be used directly
<mike wong> 在 2025-11-22 上传 | 大小：1kb | 下载：0

[其他小程序] shiyan2

说明：含异步清0和同步时钟使能的加法计数器的设计，可以从0加到99，使用VHDL语言-Cleared containing asynchronous and synchronous clock enable the addition of counter design, added to 99 can range 0, the use of VHDL language
<mike wong> 在 2025-11-22 上传 | 大小：1kb | 下载：0