资源列表
[VHDL编程] shift_register
说明:用Verilog实现的移位寄存器,可以实现左移、右移等功能-Using Verilog implementation of the shift register, you can achieve the left, shifted to right and other functions<huhahuha> 在 2025-07-09 上传 | 大小:3kb | 下载:0
[汇编语言] time_display
说明:用Verilog实现的电子时钟显示器,可以显示24小时制的时间-Using Verilog implementation of the electronic clock display, can display 24-hour time<huhahuha> 在 2025-07-09 上传 | 大小:47kb | 下载:0
[Windows编程] traffic_lights
说明:用Verilog实现的交通信号灯控制,主干道和支路通行的时间不相等-Using Verilog implementation of traffic signal control, the trunk road and the slip is not the same passage of time<huhahuha> 在 2025-07-09 上传 | 大小:3kb | 下载:1
[Linux/Unix编程] gcc-3.3.6.tar
说明:linux下的gcc编译器,有需要请支持一下-gcc Compiler<葛军晓> 在 2025-07-09 上传 | 大小:30.03mb | 下载:0
[其他行业] TargetFolder
说明:All are the assignments of mine that I have developped in Data Structure Laboratory Hours<Mahesh > 在 2025-07-09 上传 | 大小:8kb | 下载:0
[ActiveX/DCOM] idcreater
说明:创建安全证书的工具,用于网络安全的ActiveX数字签名-Instrument creating the security certificate for Network Security ActiveX digital signatures<caojun> 在 2025-07-09 上传 | 大小:44kb | 下载:0
[编译器/词法分析] FS
说明:设计一个给定LL(1)分析表,输入一个句子,能由依据LL(1)分析表输出与句子对应的语法树。能对语法树生成过程进行模拟。-Designed a given LL (1) analysis table, type a sentence, can be from the basis of LL (1) analysis of the output table corresponds to the grammar and sentence tree. Syntax tree can simulate<王志贤> 在 2025-07-09 上传 | 大小:2kb | 下载:0
[微处理器(ARM/PowerPC等)] ARM.Architecture.Reference.Manual
说明:对于嵌入式工程师和嵌入式初学者,这本ARM 架构手册都有用。 -ARM Manual<葛军晓> 在 2025-07-09 上传 | 大小:3.26mb | 下载:0
[其他小程序] find-files
说明:VB开发人员都会遇到文件定位的问题。VB提供的Dir[(pathname[, attributes])]函数应该可以满足各种文件定位问题。使用Dir函数时,我们必须给它提供文件的全部路径,否则是找不到的。而有时我们往往是不知道文件的路径的,如果要利用该函数来定位文件,我们必须编写一定的代码。笔者在利用该函数编制查找文件的函数时,颇费了些工夫,可是发现查找的效率不高,效果不太理想。那么有没有编码少且更快的方法查找文件呢?笔者后来利用一个 API函数成功地编制了一个高效率的查找文件的函数。-VB d<杨书亮> 在 2025-07-09 上传 | 大小:2kb | 下载:0