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[单片机开发display

说明:header display universal
<websterAj.> 在 2021-04-13 上传 | 大小:441344 | 下载:0

[图形图象image processing

说明:遥感高光谱图像常用的端元提取方法以及图像分类使用的cuprite数据集(image processing;endmember extraction)
<呲呲ei> 在 2021-04-13 上传 | 大小:4096 | 下载:0

[VHDL/FPGA/Verilog走马灯

说明:? 设计并实现一个控制16个发光二极管亮灭的电 路,仿真验证其功能,并下载到实验板测试。 1. 单点移动模式:从左至右依次循环点亮16个发光二 极管,每个发光二极管的点亮时间为0.5秒; 2. 幕布式:从中间两个发光二极管开始点亮,向两边 每次增加点亮2个发光二极管,直至点亮16个发光 二极管;然后再从两边开始每次灭掉2个发光二极 管,直至所有发光二极管灭掉,依次往复,每个状 态持续时间为0.5秒; 3. 两个模式可用按键进行切换,要求
<jdblf> 在 2021-04-13 上传 | 大小:247808 | 下载:0

[VHDL/FPGA/VerilogSPI_final

说明:上板调试过的spi程序,用singaltap抓取波形,没有问题,可在此基础上修改(SPI program debugged on board, grabbing waveform with singaltap, no problem, can be modified on this basis)
<LJY2016> 在 2021-04-13 上传 | 大小:5158912 | 下载:0

[VHDL/FPGA/Verilog1号

说明:用 VHDL 语言设计实现一个分频系数为 10,分频输出信号占空比为 50% 的分频器,仿真验证设计。 2.用 VHDL 语言设计实现一个带异步复位的 8421 码十进制计数器,仿真验 证其功能。(VHDL language is used to design and realize a frequency division coefficient of 10, and the duty cycle of frequency divis
<jdblf> 在 2021-04-12 上传 | 大小:141312 | 下载:0

[VHDL/FPGA/Verilog10_uart_top

说明:uart串口回环实验,上板试验过没有问题(UART serial loop back experiment)
<LJY2016> 在 2021-04-12 上传 | 大小:6772736 | 下载:0

[其他qrcode

说明:read qr for code c++
<websterAj.> 在 2021-04-13 上传 | 大小:76800 | 下载:0

[其他Ch 13 Code

说明:贡献一份世界范围的省市区三级联动下拉选择mysql数据库,当时花了很久的精力才整合到的;希望对有需要的人有一点帮助。亲测非常好用,欢迎大家下载研究!(Contribution of a worldwide provincial and urban three level linkage pull-down selection of MySQL database, it took a long time to integrate into
<colorpen> 在 2021-04-13 上传 | 大小:309248 | 下载:0

[VHDL/FPGA/Verilog点阵

说明:用 8×8 点阵显示字符,每次显示一个字符,每秒切换一次,显示内容 为“B”、“U”、“P”、“T”及姓名的第一个字母。如张三显示的内容为 “B”、“U”、“P”、“T”、“Z”、“S”。 2. 为系统设置一个复位键,复位后重新从“B”开始循环显示,要求使用 按键复位。 3. 实验板上输入时钟选择 1kHz。(character per secondsurname and personal name ; full name first
<jdblf> 在 2021-04-13 上传 | 大小:282624 | 下载:0

[通讯编程ldpc编译码c代码

说明:LDPC译码C语言编码译码的算法研究与实现,包括编码和译码(LDPC decoding C language coding and decoding algorithm research and implementation, including coding and decoding)
<江边有鸟> 在 2021-04-13 上传 | 大小:1804288 | 下载:0

[VHDL/FPGA/Verilog123

说明:用 VHDL 语言设计实现一个 4 位二进制奇校验器,输入奇数个‘1’时, 输出为‘1’,否则输出‘0’,仿真验证其功能。 2.用 VHDL 语言设计实现一个共阴极 7 段数码管译码器,仿真验证其功能。(A 4-bit binary odd checker is designed and implemented in VHDL language. When an odd number of '1' is input, the, The
<jdblf> 在 2021-04-12 上传 | 大小:177152 | 下载:0

[单片机开发4_touch_led

说明:按键控制LED灯实验,上板调试没有问题可自行修改(Key control LED lamp experiment, board debugging no problem)
<LJY2016> 在 2021-04-12 上传 | 大小:3057664 | 下载:0
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