[VHDL编程] ade

说明：用verilog HDL语言实现一个8位串行乘法器-An 8-bit serial multiplier with Verilog HDL language
<张山> 在 2025-06-14 上传 | 大小：1kb | 下载：0

[VHDL编程] mul_addtree

说明：用verilog HDL语言实现一个4位的流水线乘法器-Achieve a 4-bit pipelined multiplier using Verilog HDL language
<张山> 在 2025-06-14 上传 | 大小：1kb | 下载：0

[单片机(51,AVR,MSP430等)] 89C52_PWM

说明：89C52输出可调占空比的PWM波，用两个外部中断按钮实现可调，并用二位数码管显示-The 89C52 adjustable output duty cycle of the PWM wave, adjustable button with two external interrupts, and two digital tube display
<张俊杰> 在 2025-06-14 上传 | 大小：16kb | 下载：0

[VHDL编程] 5-6

说明：用verilog实现节省乘法器的16位复数乘法-16-bit complex multiplication verilog to achieve savings multiplier
<张山> 在 2025-06-14 上传 | 大小：1kb | 下载：0

[VHDL编程] divider

说明：用verilog实现一个被除数位8位、除数为4位的高效除法器-Verilog to achieve a dividend of 8, division by four efficient divider
<张山> 在 2025-06-14 上传 | 大小：1kb | 下载：0

[VHDL编程] 5-15

说明：用verilog语言实现基于DDS技术的余弦信号发生器，其输出位宽为16比特-Verilog language cosine signal generator based on DDS technology, the output bit width is 16 bits
<张山> 在 2025-06-14 上传 | 大小：7kb | 下载：0

[单片机(51,AVR,MSP430等)] 12

说明：基于at89s52单片机实现12864 显示图片的功能-12864 display picture at89s52 microcontroller-based functions
<王> 在 2025-06-14 上传 | 大小：17kb | 下载：0

[VHDL编程] 5-17

说明：用verilog实现一个基于流水线结构的正、余弦信号发生器-Based on Pipeline Structure verilog to achieve a sine and cosine signal generator
<张山> 在 2025-06-14 上传 | 大小：1kb | 下载：0

[单片机(51,AVR,MSP430等)] EKG-Source-Code

说明：心率的计算算法程序，心电信号的处理,心率的计算-ECG signal process
<王大伟> 在 2025-06-14 上传 | 大小：15kb | 下载：0

[VHDL编程] cpu

说明：用system verilog写的一个arm处理器原代码。-Write an ARM processor system verilog source code.
<张力> 在 2025-06-14 上传 | 大小：3.08mb | 下载：0

[VHDL编程] usb_phy_latest.tar

说明：USB phy latest for design USB by FPGA
<trung> 在 2025-06-14 上传 | 大小：11kb | 下载：0

[DSP编程] path

说明：DSP编程基于DM642的边缘检测代码,VP1口输出，能实时监测-DSP programming DM642-based edge detection code, the VP1 port output, real-time monitoring
<陈莹> 在 2025-06-14 上传 | 大小：828kb | 下载：0