[微处理器(ARM/PowerPC等)] webserver-at91sam9260-ek-iar-

说明：AT91SAM9260-EK 代码，SDRAM中运行，uIP WEB Server，IAR5.2开发环境-AT91SAM9260-EK codes, SDRAM running, uIP WEB Server, IAR5.2 development environment
<zhaolong> 在 2025-07-21 上传 | 大小：271kb | 下载：0

[单片机(51,AVR,MSP430等)] STM32-Development-Guide

说明：STM32F103开发指南，库函数版本开发-STM32 Development Guide, library function version
<zhaolong> 在 2025-07-21 上传 | 大小：24mb | 下载：0

[VHDL编程] DDR-SDRAM-Controller

说明：DDR SDRAM控制器verilog代码及中文说明文档-DDR SDRAM Controller Using Virtex-5 FPGA Devices
<马龙> 在 2025-07-21 上传 | 大小：256kb | 下载：0

[VHDL编程] Verilog_study

说明：常用逻辑器件硬件描述合集,Verilog描述已通过编译，可直接嵌入使用-Hardware descr iption collection of common logic devices
<GT> 在 2025-07-21 上传 | 大小：234kb | 下载：0

[单片机(51,AVR,MSP430等)] CS5463

说明：51单片机驱动CS5463，测试程序，实现CS5463内部寄存器读写操作、校准等功能-CS5463 drive
<hzq> 在 2025-07-21 上传 | 大小：34kb | 下载：0

[单片机(51,AVR,MSP430等)] LedKey

说明：STM8L的LED与按键驱动，采用了结构链-the driver of stm8l s led and button,used the chain structure
<吴超> 在 2025-07-21 上传 | 大小：2kb | 下载：0

[其他嵌入式/单片机内容] PROJECT

说明：Basic Code Based AVR
<JinYong Park> 在 2025-07-21 上传 | 大小：2kb | 下载：0

[VHDL编程] ethernet_test

说明：以太网FPGA通信,verilog代码，实现双向通信-Ethernet FPGA communication
<徐辉> 在 2025-07-21 上传 | 大小：2.08mb | 下载：0

[单片机(51,AVR,MSP430等)] msp430-MCU-bootloader-Sources.tar

说明：msp430单片机bootloader MSP430F5438 的串口 Bootloader （非BSL下载方式）,从串口下载，两线即可，类似STC的MCU.有源码和文档--Bootloader for MSP430F5438,while it s not a BSL methed, This program download by Serial Comm, that means Two Wire download.seems like STC 51 MCU。 with a document
<Lewph> 在 2025-07-21 上传 | 大小：1.42mb | 下载：0

[嵌入式/单片机编程] k60-HC05

说明：用于飞卡智能车 无线调参 将重要参数通过串口蓝牙发送至上位机 Serial_Digital_Scope V2- freescale for car radio tune parameters of important parameters through the serial port Bluetooth to send first bit machine Serial_Digital_Scope V2
<chenhaoran> 在 2025-07-21 上传 | 大小：2kb | 下载：0

[VHDL编程] QD

说明：四路抢答器，主持人复位之前抢答算做犯规，复位之后抢答第一个人有效，其余无效。并且均有组别显示与声音示警。-Four Responder, Responder counted reset before the host foul, the first person to answer in an effective after a reset, the rest is invalid. And have a group show with the sound warning.
<邱宇> 在 2025-07-21 上传 | 大小：1kb | 下载：0

[VHDL编程] qdjs

说明：10s倒计时，在复位高电平期间，开始倒计时，有某信号(抢答信号)输入，则恢复到10s并保持，准备下次计时。-10s countdown, at a high level during reset and start the countdown, there is a signal (answer signal) input, then back to the 10s and remains ready for the next timing.
<邱宇> 在 2025-07-21 上传 | 大小：1kb | 下载：0