[VHDL编程] rs422_r

说明：此功能模块实现了422标准协议的单字节接收功能，采用了起始位＋8位数据位+奇校验+1停止位的方式，实现了串行输入并行输出的功能。-This function module implements the standard protocols 422 single-byte receive function, using the start bit+ 8 data bits odd parity+1+ stop bits, enabling a serial input parallel outpu
<小白> 在 2025-07-16 上传 | 大小：2kb | 下载：0

[VHDL编程] rs422_t

说明：此功能模块实现了422标准协议的单字节发送功能，采用了起始位＋8位数据位+奇校验+1停止位的方式，实现了并行输入串行输出的功能。-This function module implements the standard protocols 422 single-byte transmit function, the start bit+ 8 data bits odd parity+1+ stop bits, enabling a parallel input serial output.
<小白> 在 2025-07-16 上传 | 大小：2kb | 下载：0

[VHDL编程] rx_decode

说明：对串行接收数据进行解码的功能，通过状态机实现，属于链路层协议的实现。-Serial reception data decoding function, by state machine, belonging to implement link layer protocol.
<小白> 在 2025-07-16 上传 | 大小：2kb | 下载：0

[单片机(51,AVR,MSP430等)] display

说明：SEM32F103VET6芯片，10寸显示屏驱动代码，原理图及PCB。-SEM32F103VET6 chip, 10 inch display driver code, schematic and PCB.
<guowei> 在 2025-07-16 上传 | 大小：5.51mb | 下载：0

[单片机(51,AVR,MSP430等)] lunxian1234

说明：四位一体数码管，轮流显示1234四位数字-One of the four digital tube, in turn display four digits 1234
<曾瑜> 在 2025-07-16 上传 | 大小：1kb | 下载：0

[单片机(51,AVR,MSP430等)] shanxianshuzishizhong

说明：四位一体数码管，闪现数字时钟,频率可根据需要调整。-Four integrated digital control, digital clock flashed.
<曾瑜> 在 2025-07-16 上传 | 大小：1kb | 下载：0

[单片机(51,AVR,MSP430等)] wenxian4weishu

说明：四位一体数码管。可以稳定显示任意给定四位数字-Four in one digital. It can be stabilized at any given four-digit display
<曾瑜> 在 2025-07-16 上传 | 大小：1kb | 下载：0

[单片机(51,AVR,MSP430等)] wenxian1234

说明：四位一体数码管，可以稳定显示1234四位数字-Four in one digital control, stable display four digits 1234
<曾瑜> 在 2025-07-16 上传 | 大小：1kb | 下载：0

[VHDL编程] cpu

说明：一份精简指令cpu源代码，用verilog编写，已经通过仿真验证，可以模块化移植。-This is a file of cpu code. The cpu is risc cpu. It is simulated and verificated.And the cpu can be transplanted as a module.
<耿瑞> 在 2025-07-16 上传 | 大小：7kb | 下载：0

[VHDL编程] traffic_controller

说明：一款交通灯控制芯片的verilog源码，该源码通过仿真并在FPGA上运行成功，可以实现上位机操作控制交通灯的工作模式：两相模式和四相模式。上位机操作通过串口调试助手来完成。源码中与上位机的接口采用的是UART接口。-This is a verilog code for a kind of traffic light controller. The code was simulated and verificated on FPGA. When the code works on FPGA, it
<耿瑞> 在 2025-07-16 上传 | 大小：7kb | 下载：0

[VHDL编程] uart_fifo

说明：一份带有FIFO缓存的UART源码，采用verilog编写，实现批量数据的传输，数据缓存量可以通过修改源码中的FIFO的深度来改变。-This is a UART with FIFO. The UART is programmed using verilog, it can transmit or receive batch data. The amount of data buffered can be changed by changing the depth of FIFO.
<耿瑞> 在 2025-07-16 上传 | 大小：2kb | 下载：0

[微处理器(ARM/PowerPC等)] UART

说明：its about UART3 programming in auto and self buadering in keil uvision for lpc1768.
<mohamad> 在 2025-07-16 上传 | 大小：153kb | 下载：0