[单片机(51,AVR,MSP430等)] calendacoder

说明：此源码是一个在控制台输出万年历的源码，按竖向输出和按横向输出，适合c++初学者学习编写程序-This source is a calendar in the console output of the source, according to the vertical by the horizontal output and output, suitable for c++ Beginners to learn programming
<欧比> 在 2025-10-22 上传 | 大小：1kb | 下载：0

[Windows CE] 2442Bootloader

说明：一个关于S3C2442启动代码的样例,供大家学习参考.-S3C2442 start on the sample code for everyone to learn the reference.
<lihan> 在 2025-10-22 上传 | 大小：245kb | 下载：0

[DSP编程] dsp-exp

说明：数字信号处理课程,1.信号采样及编程环境；2.信号、系统及频响,用于学生上机练习。-Digital signal processing courses, 1. Signal sampling and programming environment 2. Signals, systems and frequency response for the students to practice on the machine.
<agoodman> 在 2025-10-22 上传 | 大小：4kb | 下载：0

[单片机(51,AVR,MSP430等)] Proteus

说明：关于书籍重庆电专的Proteus中文入门教程.doc-Chongqing Xinhua professionals on the books of Proteus Chinese Tutorial. Doc
<zhaogy> 在 2025-10-22 上传 | 大小：471kb | 下载：0

[Windows CE] SqlserverCERDA(Csharp)

说明：解决了基于.NET精简框架类库下用Sqlserver CE的RDA方式进行远程通讯的问题-Solution based on. NET fr a mework Class Library under the streamlining Sqlserver CE using the RDA approach to the problem of remote communication
<李玉龙> 在 2025-10-22 上传 | 大小：132kb | 下载：0

[单片机(51,AVR,MSP430等)] doppler

说明：该程序用来模拟导弹与目标之间一个接近过程-The procedure used to simulate a missile with the target close to the process between
<zzg_212> 在 2025-10-22 上传 | 大小：447kb | 下载：0

[单片机(51,AVR,MSP430等)] 8051_2_Timer

说明：8051单片机内部定时器的重叠使用。在某些情况下，两个定时器在程序中都投入使用，由于定时时间长（如1min以上或更长），使两个定时器定时出现重叠时间，即t0定时还未完成，t1也进入定时。如果在软件上处理不好两个定时器间的关系，程序就不可能正常执行下去。-8051 use an internal timer overlap. In some cases, the two timers in the proceedings are put into use, as from time to time
<DuZhiYong> 在 2025-10-22 上传 | 大小：187kb | 下载：0

[VHDL编程] add_1p

说明：2级流水线实现的8位全加器的VHDL代码，适用于altera系列的FPGA/CPLD-Realize two lines of eight full adder of the VHDL code, applicable to altera series of FPGA/CPLD
<wgx> 在 2025-10-22 上传 | 大小：1kb | 下载：0

[VHDL编程] add_2p

说明：2级流水线，使用4元件实现的22位全加器的VHDL语言实现，适用于altera的FPGA-2 lines, use the 4 components realize the full adder 22 of the VHDL language, applicable to altera the FPGA
<wgx> 在 2025-10-22 上传 | 大小：1kb | 下载：0

[VHDL编程] add_3p

说明：3级流水线，含4元件的22位全加器的VHDL语言实现，适用于altera系列的FPGA-3-stage pipeline, with 4 components of 22 full adder realize the VHDL language, applicable to altera Series FPGA
<wgx> 在 2025-10-22 上传 | 大小：2kb | 下载：0

[VHDL编程] add_ff8

说明：利用触发器实现的，8位半加器的VHDL语言实现，适用于altera系列FPGA-Realize the use of triggers, and 8-bit half adder of the VHDL language, applicable to altera Series FPGA
<wgx> 在 2025-10-22 上传 | 大小：1kb | 下载：0

[VHDL编程] add_ff8cin

说明：触发器实现的，8位全加器的VHDL语言实现，适用于altera系列的FPGA-Flip-flop to achieve, eight full adder realize the VHDL language, applicable to altera series FPGA
<wgx> 在 2025-10-22 上传 | 大小：1kb | 下载：0