[单片机(51,AVR,MSP430等)] 2051-counter

说明：the code for counter in c51 target 89c2051 atmel.
<kamran> 在 2025-06-09 上传 | 大小：6kb | 下载：0

[单片机(51,AVR,MSP430等)] 4094-timer

说明：the code for cd4094 timer in keil.
<kamran> 在 2025-06-09 上传 | 大小：73kb | 下载：0

[单片机(51,AVR,MSP430等)] temperature-control-adc-in-keil-c51

说明：the temperature control system with LCD module, students project. works.
<kamran> 在 2025-06-09 上传 | 大小：29kb | 下载：0

[单片机(51,AVR,MSP430等)] Arithmetic-in-C

说明：arithmetics in c51 for 8051 family.
<kamran> 在 2025-06-09 上传 | 大小：7kb | 下载：0

[单片机(51,AVR,MSP430等)] adc-Atif-KEIL-PRJ

说明：code for interfacing adc with 89s51 in keil.
<kamran> 在 2025-06-09 上传 | 大小：20kb | 下载：0

[VHDL编程] uart_vhdl_verilog

说明：串口FPGA的实现源码，VHDL和Verlog两种语言源代码。-UART FPGA implementation source code, VHDL and Verlog two languages source code .
<Field> 在 2025-06-09 上传 | 大小：287kb | 下载：0

[VHDL编程] Example-8-2

说明：Verilog延时建模设计 Example-8-2目录下为设计工程子目录，目录中包含以下内容。 1. Blocking_LHS_Delay：阻塞赋值左式延时。 2. Blocking_RHS_Delay：阻塞赋值右式延时。 3. NonBlocking_LHS_Delay：非阻塞赋值左式延时。 4. NonBlocking_RHS_Delay：非阻塞赋值右式延时。 -Delay Modeling Verilog Design Example-8-2 design engi
<林立> 在 2025-06-09 上传 | 大小：7kb | 下载：0

[单片机(51,AVR,MSP430等)] adc-rs232

说明：this the code for "18-bit ADC uses PC s serial port",accessing adc on rs232 port in c-this is the code for "18-bit ADC uses PC s serial port",accessing adc on rs232 port in c
<Muhammad Kamran> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] cpu

说明：一个简单的CPU设计，支持add，sub，mvi，mv四条指令，用Verilog语言编写，在Quratus II上编译通过，仿真正确。-A simple CPU design, support add, sub, mvi, mv four instructions, with the Verilog language, compiled by the Quratus II, the simulation is correct.
<姜涛> 在 2025-06-09 上传 | 大小：910kb | 下载：0

[VHDL编程] Example-4-16

说明：串并转换建模 数据流串并转换的实现方法多种多样，根据数据的排序和数量的要求，可以选用移位寄存器、RAM等来实现。对于数据量比较小的设计来说，可以使用移位寄存器完成串并转换；对于排列顺序有规定的串并转换，可以用case语句判断实现；对于复杂的串并转换，还可以用状态机实现-Modeling serial data stream and convert the realization of string and convert many ways, sort and quantity of the
<林立> 在 2025-06-09 上传 | 大小：17kb | 下载：0

[VHDL编程] Example-4-8

说明：always模块的敏感表为电平敏感信号的组合逻辑电路 这种形式的组合逻辑电路应用非常广泛，如果不考虑代码的复杂性，几乎任何组合逻辑电路都可以用这种方式建模。always模块的敏感表为所有判定条件和输入信号，请读者在使用这种结构描述组合逻辑时，一定要将敏感表写完整。在always模块中可以使用if…else…、case、 for循环等各种RTL关键字结构 assign等语句描述的组合逻辑电路 这种形式的组合逻辑电路适用于描述那些相对简单的组合逻辑，信号一般被定义为wire型，常用
<林立> 在 2025-06-09 上传 | 大小：41kb | 下载：0

[VHDL编程] rs_encoder

说明：this the code for rs_encoder in verilog-this is the code for rs_encoder in verilog
<Muhammad Kamran> 在 2025-06-09 上传 | 大小：37kb | 下载：0