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[DSP编程F2812_LedFlash

说明:F2812 利用定时器CpuTimer0中断,实现LED亮1s,灭1s。 (CCS3.3开发环境下) 功 能:通过使用CPU定时器来控制LED D3的亮和灭 说 明:D3与引脚XF相连,XF为低电平时,D3亮;XF为高电平时,D3灭。频率为1Hz,即每隔1s钟,D3被点亮。间隔时间由CpuTimer0来控制。-F2812 using timer interrupt CpuTimer0, the LED light 1s, off 1s. Features: CPU timer to contro
<奋斗不止> 在 2025-07-25 上传 | 大小:94kb | 下载:0

[DSP编程F2812_ExRam

说明:F2812 扩展外部RAM实现读写数据(CCS3.3开发环境) 功 能:访问外部RAM空间,与外部RAM可以实现读写数据 说 明:本实验中,请在RamRead(0x4000)这一行设置断点,当运行至断点时,点击view然后点击memory来查看存储空间,Address填写0x00100000,点击ok,就能看到从0x00100000开始,各个存储单元的值从0开始递增。-F2812 to achieve extended external RAM read and write data (CCS3
<奋斗不止> 在 2025-07-25 上传 | 大小:87kb | 下载:0

[DSP编程F2812_EXFlash

说明:F2812扩展外部Flash,实现读写数据。(CCS3.3开发环境下) 功 能:访问外部Flash空间,与外部Flash可以实现读写数据 说 明:本实验是和外部RAM实验连起来的,先给外部RAM进行写数据操作,然后再把RAM里的数据写到外部FLASH中。本实验中,请在BlockErase(0)这一行设置断点,当运行至断点时,点击view,然后点击memory来查看存储空间,Address填写0x00080000,点击ok,就能看到从0x00080000开始,各个存储单元的值从0开始递增。-F
<奋斗不止> 在 2025-07-25 上传 | 大小:87kb | 下载:0

[单片机(51,AVR,MSP430等)music

说明:电子琴,自动播放音乐,可以通过按键,发出1,2,3,4,5,6,7等音,音乐可以选择上一首或下一首等-Keyboard, auto-play music, can be key, given 1,2,3,4,5,6,7 and other audio, music, or you can choose the next one on the first such
<段先兵> 在 2025-07-25 上传 | 大小:1kb | 下载:0

[DSP编程F2812_Gpio

说明:F2812 GPIO控制LED灯亮1s,灭1s。(CCS3.3开发环境)-F2812 GPIO control LED lights 1s, OFF 1s. (CCS3.3 Development Environment)
<奋斗不止> 在 2025-07-25 上传 | 大小:255kb | 下载:0

[VHDL编程Digital-Clock

说明:满足数字钟的一切功能,包括定时,整点报时,时分秒的校时,年月的显示-Digital clock to meet all of the features, including timing, the whole point of time, when every minute of school, the years of the show
<段先兵> 在 2025-07-25 上传 | 大小:265kb | 下载:0

[微处理器(ARM/PowerPC等)tan-chi-se

说明:基于ARM9的贪吃蛇游戏,设计过程,以及代码-ARM9-based Snake games, design, and code
<bill ben> 在 2025-07-25 上传 | 大小:63kb | 下载:0

[VHDL编程LAB1-TEXT

说明:LAB 1 - Basic Verilog
<nguyenchitam8x> 在 2025-07-25 上传 | 大小:4kb | 下载:0

[VHDL编程PART5

说明:LAB 2 _ level 2 for verilog
<nguyenchitam8x> 在 2025-07-25 上传 | 大小:3kb | 下载:0

[VHDL编程part2

说明:part 2 for verilog basic
<nguyenchitam8x> 在 2025-07-25 上传 | 大小:1kb | 下载:0

[VHDL编程part3

说明:part 3 for verilog -part 3 for verilog aaaa
<nguyenchitam8x> 在 2025-07-25 上传 | 大小:1kb | 下载:0

[VHDL编程ADCnCLK

说明:ADC 采样,48M时钟提供, 采用 差分信号传输-ADC sample , for 48 M clock
<tangyumei> 在 2025-07-25 上传 | 大小:2.04mb | 下载:0
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