[VHDL编程] 38yimaqi

说明：学习设计一个3/8译码器，并在实验板上验证； 2．学习使用VHDL语言进行逻辑设计输入； 3．学习设计仿真工具的使用方法； -Learning design a 3/8 decoder experiments, the board validation 2. Learn to use VHDL language to logical design input 3. Learning design simulation tools using methods
<韩延罡> 在 2025-07-28 上传 | 大小：358kb | 下载：0

[单片机(51,AVR,MSP430等)] 9999--

说明：9999-0000——9999累减程序，自己的贡献，大家参考 吧-9999-0000-9999 LeiJian program, contribution, everybody reference reference it
<wangxiehui> 在 2025-07-28 上传 | 大小：1kb | 下载：0

[VHDL编程] laboratory-10

说明：基于DE2开发板的实例10进行编写，为整个工程的打包文件-this is a file for lab10 of DE2,you can use this to learn how to design a processor
<pei> 在 2025-07-28 上传 | 大小：40kb | 下载：0

[VHDL编程] shenfaqi

说明：設計一個除法器電路，輸入 8 -位元的被除數 A 與除數 B ，輸出為商 Q=A/B及餘數R。-Design a divider circuit, type 8- bit of the dividend A and divisor B, output of business Q = A/B and the remainder R.
<yc> 在 2025-07-28 上传 | 大小：1kb | 下载：0

[VHDL编程] qudoudong

说明：多按键去抖动电路VHDL源码，按键个数参数化，每个按键处理调用了上面的模块：-Many buttons to dither circuit VHDL source, the number of key parameter, each key, the call to the treatment of the above modules:
<韩延罡> 在 2025-07-28 上传 | 大小：1kb | 下载：0

[单片机(51,AVR,MSP430等)] LCD1602_0-9

说明：1602显示0-9，精简明了，容易学习。-1602 show 0-9, concise and clear, easy to learn.
<wangxiehui> 在 2025-07-28 上传 | 大小：1kb | 下载：0

[DSP编程] fir-filter-in-Matlab-and-Modelsim

说明： 基于DSP Builder的fir滤波器，及在Modelsim上仿真工程文件，是在做基于FPGA的fir滤波器的一部分-The DSP Builder-based fir filter, and on the simulation project file in Modelsim is doing FPGA-based fir filter part of the
<pei> 在 2025-07-28 上传 | 大小：9.91mb | 下载：0

[VHDL编程] random1

说明：Random binary sequence generator using four flip-flops. It does not require any external input except clock.
<zpatel> 在 2025-07-28 上传 | 大小：1kb | 下载：0

[VHDL编程] SIPO-PISO-register

说明：Package contains two VHDL module: one for serial in and parallel out (SIPO) register and other for parallel in and serial out (PISO) register.
<zpatel> 在 2025-07-28 上传 | 大小：1kb | 下载：0

[Windows CE] HP_IPAQ_CameraSample

说明：A sample plus all the documentation for HP IPAQ camera API, samples in C++, VB and C#
<bina mor> 在 2025-07-28 上传 | 大小：544kb | 下载：0

[VHDL编程] convol_enc

说明：VHDL code for convolution encoder for wimax PHY layer. This design also has control to add controlled amount of noise in encoded output.
<zpatel> 在 2025-07-28 上传 | 大小：1kb | 下载：0

[VHDL编程] clock-divider

说明：VHDL code for clock divider circuit. There are two modules: one output divide by 4 and other outputs divide by 6
<zpatel> 在 2025-07-28 上传 | 大小：1kb | 下载：0