[uCOS开发] UDP_ZLG

说明：开发环境KEIL MDK，开发平台LPC177X，实现UDP包的发送和接收。-development tool：keil MDK， development platform:LPC177X, function of UDP send and receive
<wangjunwei> 在 2025-07-25 上传 | 大小：1.8mb | 下载：0

[单片机(51,AVR,MSP430等)] plj

说明：基于51单片机可测200mHZ频率等精度频率计，误差不超过0.5HZ-To measure 200mHZ frequency equal precision frequency meter
<传道> 在 2025-07-25 上传 | 大小：2kb | 下载：0

[单片机(51,AVR,MSP430等)] LED_340

说明：基于C8051F340的LED流水灯程序，适合初学者学习-Based on C8051F340 LED water light procedures, suitable for beginners to learn
<洪斌> 在 2025-07-25 上传 | 大小：34kb | 下载：0

[单片机(51,AVR,MSP430等)] Yb-51-a

说明：Yb-51-a实验板综合演示程序,完全可以运行，内容完整-Yb- 51- a comprehensive demo experiment board, can be run completely, content integrity
<洪斌> 在 2025-07-25 上传 | 大小：33kb | 下载：0

[单片机(51,AVR,MSP430等)] WDT_lpc17xx

说明：开发环境：KEIL MDK 开发平台：LPC17xx 功能实现：看门狗-development tool:KEIL MDK development platform: lpc17xx function: watch dog
<wangjunwei> 在 2025-07-25 上传 | 大小：82kb | 下载：0

[VHDL编程] i2s_latest

说明：Details Name: i2s Created: Mar 22, 2004 Updated: Jan 10, 2014 SVN Updated: Mar 10, 2009 SVN: Browse Latest version: download Statistics: View Other project properties Category: Communication controller Language: VHDL De
<chen> 在 2025-07-25 上传 | 大小：5kb | 下载：0

[VHDL编程] my_uart2

说明：基于FPGA的串口通信源代码。已经经过调试助手测试，-Release 13.2- WebTalk (O.61xd) Copyright (c) 1995-2010 Xilinx, Inc. All rights reserved. Project Information -------------------- ProjectID=BFC2DD71D6FA404A87FDA640DB4B5999 ProjectIteration=14 WebTalk Sum
<chen> 在 2025-07-25 上传 | 大小：248kb | 下载：0

[单片机(51,AVR,MSP430等)] 3

说明：DHT11，普中开发版，LCD1602，温湿度一体，两行显示-DHT11, Pu in the development version, LCD1602, temperature and humidity, two-line display
<付治> 在 2025-07-25 上传 | 大小：38kb | 下载：0

[VHDL编程] vga256

说明：这是一个Verilog的VGA程序，可以再显示屏上显示8种颜色-This is a VGA-Verilog procedures can be shown on the display 8 colors
<lulei> 在 2025-07-25 上传 | 大小：549kb | 下载：0

[VHDL编程] PCIIP-core

说明：基于FPGA的PCI ip core 设计源代码，里面包含所有的fifo,状态机源代码，drives 驱动源代码。-“fifo_control.v” Module FIFO_CONTROL includes control logic for single FIFO. It consists of read and write address generation and full, almost full, empty and almost empty status generatio
<chen> 在 2025-07-25 上传 | 大小：1.86mb | 下载：0

[VHDL编程] sp605_pcie_13.2

说明：基于FPGA，pcie开发的源码程序，已经经过测试，上传来给其他爱好者学习交流。- input user_clk, input user_reset, input user_lnk_up, // Tx input [5:0] tx_buf_av, input tx_cfg_req, output tx_cfg_gnt,
<chen> 在 2025-07-25 上传 | 大小：364kb | 下载：0

[VHDL编程] verilog_cordic_core

说明：A highly configurable 1st quadrant CORDIC core in verilog-Details Name: verilog_cordic_core Created: Sep 14, 2008 Updated: Aug 12, 2011 SVN Updated: Mar 10, 2009 SVN: Browse Latest version: download Statistics: View Other projec
<chen> 在 2025-07-25 上传 | 大小：351kb | 下载：0