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[VHDL编程] RvsTime
说明:用VHDL编写。数字钟校时电路,根据表示是否校时的输入引脚、是校正小时还是校正分钟的输入引脚决定校正状态。接受一个按钮的脉冲输入,每输入一个脉冲,被校正的时间增加1.与我的其它8个模块配套构成一个数字钟。-Programmed with VHDL.The time-revising circuit of a digital clock. Detect the inputs and decide if revise time, hour or minute. It recepts an impul<chzhsen> 在 2025-06-18 上传 | 大小:116kb | 下载:0
[VHDL编程] ADigCLK
说明:用VHDL编写的一个数字钟。该模块是顶层模块,用VHDL例化语句例化各个子模块并组装成一个完整的数字钟。与我的其它8个模块配套构成一个数字钟。 -A digital clock programmed with VHDL.This module is the top-level module, it utilizes the Component instantiation of VHDL to incorporate all submodules into a complete digital<chzhsen> 在 2025-06-18 上传 | 大小:505kb | 下载:0
[VHDL编程] S1_12864lcd
说明:使用FPGA实现128x64lcd显示控制-control 128x64 lcd display by fpga<东> 在 2025-06-18 上传 | 大小:365kb | 下载:0
[VHDL编程] memory_cores
说明:通用ram源码包,包括双口ram,单口ram,fifo等-general ram source package,include dual port ram,single port ram,fifo,etc.<东> 在 2025-06-18 上传 | 大小:36kb | 下载:0
[VHDL编程] a_vhd_16550_uart
说明:兼容16550 uart,使用fpga实现,支持多平台-Compatible with 16550 uart, use fpga implementation, multi-platform support<东> 在 2025-06-18 上传 | 大小:143kb | 下载:0
[单片机(51,AVR,MSP430等)] LCD
说明:该源码用于c编程 考试覅三和vis蜀葵花vsoi 三路口粉红色的和 撒科打诨vsoidvh-ok hao hao shis slihoie lskhvpo lskhdvlsdkhvsdlkh skdhls shjd skhfs skhfkis shvish skhvios<刘茂> 在 2025-06-18 上传 | 大小:33kb | 下载:0
[单片机(51,AVR,MSP430等)] _-JTAG-Connection
说明:_ JTAG-Connection.pdf(JTAG-Connection Document)<igor/gavril> 在 2025-06-18 上传 | 大小:277kb | 下载:0
[VHDL编程] VHDLshixianCPU2
说明:vhdl实现cpu用verilog写的8位CPU源码,通过汇编语言可以实现加减乘左移右移等运算。并通过ASC流程可以模拟出其内部电路结构。代码,截图,readme在文件夹中-With 8-bit CPU to write verilog source code, assembly language can be achieved through the addition, subtraction and other operations right left. ASC process throu<张梦> 在 2025-06-18 上传 | 大小:52kb | 下载:0
[单片机(51,AVR,MSP430等)] Automator.2007-03-29.tar
说明:Automator use v-usb and avr atmega8 simple usb use<adenisio> 在 2025-06-18 上传 | 大小:336kb | 下载:0