[单片机(51,AVR,MSP430等)] pinglvji

说明：基于msp430g2553的频率计程序 可以实现-Based msp430g2553 frequency meter program can achieve
<侯勇勇> 在 2025-06-20 上传 | 大小：25kb | 下载：0

[单片机(51,AVR,MSP430等)] tuoji

说明：基于msp430g2553的陀机程序 值得学习-Msp430g2553 Tuo machine program worth learning
<侯勇勇> 在 2025-06-20 上传 | 大小：24kb | 下载：0

[VHDL编程] cnt60

说明：vhdl数字钟，有校时校分整点报时的基本功能-vhdl digital clock school, the school divided the whole point timekeeping function
<ylh> 在 2025-06-20 上传 | 大小：256kb | 下载：0

[微处理器(ARM/PowerPC等)] 20110822_AllWinnerA10_Datasheet

说明：Allwinner A10 Datasheet
<pbarrette> 在 2025-06-20 上传 | 大小：991kb | 下载：0

[微处理器(ARM/PowerPC等)] A10-PIO-Controller

说明：Allwinner A10 PIO Controller Datasheet
<pbarrette> 在 2025-06-20 上传 | 大小：918kb | 下载：0

[微处理器(ARM/PowerPC等)] A10-EVB-Manual--2011.8.30.pdf

说明：Allwinner A10 Evaluation Board Datasheet
<pbarrette> 在 2025-06-20 上传 | 大小：1.73mb | 下载：0

[微处理器(ARM/PowerPC等)] Crane_Fex_Guide-v0.4_EN.pdf

说明：Allwinner A10 Crane FEX Format Guide
<pbarrette> 在 2025-06-20 上传 | 大小：420kb | 下载：0

[微处理器(ARM/PowerPC等)] how-to-config_pack_download-firmware-v1.0.doc

说明：Allwinner A10 Firmware configuration and packaging guide.
<pbarrette> 在 2025-06-20 上传 | 大小：118kb | 下载：0

[VHDL编程] VHDL

说明：电路主要由七个模块组成：时钟产生模块用于产生1KHz的扫描时钟和1Hz的时钟；二分频模块用于对1Hz的时钟信号二分频；测量/校验选择模块用于功能选择；计数模块用于对输入的cp信号计数；送存选择、报警电路根据选择的量程送存信号并显示单位，在超出所选量程时报警；锁存器锁存要显示的结果；扫描显示模块在1KHz的扫描时钟下，依次扫描三个数码管，并显示结果。-The circuit consists of seven main modules: clock generation module is use
<张骞> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] si_xi_fen

说明：Quartus环境下，用verilog ＨＤＬ写的光电码盘的四细分程序，用于获得转向和转速-Quartus environment, use verilog HDL write light code disc four segmentation procedure, are used to obtain steering and speed
<> 在 2025-06-20 上传 | 大小：347kb | 下载：0

[VHDL编程] ad976

说明：FPGA实现AD976的自动采样的Verilog HDL程序，所采用的是AD976的模式一，已调试成功-AD976 FPGA to realize the automatic sampling of the verilog HDL program, the is AD976 model a, already debugging success
<> 在 2025-06-20 上传 | 大小：528kb | 下载：0

[VHDL编程] ad976_CS

说明：FPGA实现AD976的自动采样的Verilog HDL程序，所采用的是AD976的模式二，即采用CS信号，已调试成功-AD976 FPGA to realize the automatic sampling of the Verilog HDL program, the AD976 is the mode 2, i.e., to use the CS signal, already debugging success
<> 在 2025-06-20 上传 | 大小：133kb | 下载：0