[硬件设计] ug176

说明：ug-series servovalve
<Vlad> 在 2026-01-12 上传 | 大小：1.63mb | 下载：0

[硬件设计] lv-maxsonar-ez

说明：With 2.5V - 5.5V power the LV-MaxSonar® - EZ1™ provides very short to long-range detection and ranging, in an incredibly small package. The LV-MaxSonar® -EZ1™ detects objects 0-inches to 254-inches (6.45-meters) and provi
<Vlad> 在 2026-01-12 上传 | 大小：333kb | 下载：0

[VHDL编程] an-102104-keybrd

说明：VHDL 键盘一些有用的学习资料, 真的很有价值-VHDL KEY BOARD
<jonson> 在 2026-01-12 上传 | 大小：41kb | 下载：0

[硬件设计] ug133a

说明：russian ug-series servovalve
<Vlad> 在 2026-01-12 上传 | 大小：1.51mb | 下载：0

[硬件设计] nRF24L01Pluss_Preliminary_Product_Specification_v

说明：24lo1 radio-chip specification
<Vlad> 在 2026-01-12 上传 | 大小：983kb | 下载：0

[硬件设计] dpll

说明：数字锁相环 dpll的 编译通过,使用verilog HDL语言对锁相环进行基于FPGA的全数字系统设计,以及对其性能进行分析和计算机仿真的具体方法-Digital phase-locked loop dpll compiler through the use of verilog HDL language on the phase-locked loop FPGA-based digital system design, as well as its performance analysis
<王铎皓> 在 2026-01-12 上传 | 大小：1kb | 下载：0

[VHDL编程] mac_layer_switch_latest.tar

说明：source code for Ethernet logic
<tjayaprakash> 在 2026-01-12 上传 | 大小：230kb | 下载：0

[VHDL编程] e1framerdeframer_latest.tar

说明：E1 fr a mer logic implementaion
<tjayaprakash> 在 2026-01-12 上传 | 大小：17kb | 下载：0

[VHDL编程] adaptive_lms_equalizer_latest.tar

说明：adaptive lms equaliser
<tjayaprakash> 在 2026-01-12 上传 | 大小：26kb | 下载：0

[VHDL编程] all-pole_filters_latest.tar

说明：all pole filter for dsp
<tjayaprakash> 在 2026-01-12 上传 | 大小：5kb | 下载：0

[VHDL编程] biquad_latest.tar

说明： IIR filter with two poles and two zeros
<tjayaprakash> 在 2026-01-12 上传 | 大小：110kb | 下载：0

[VHDL编程] canny_edge_detector_latest.tar

说明：Canny edge detector with a 9x9 mask
<tjayaprakash> 在 2026-01-12 上传 | 大小：541kb | 下载：0