资源列表
[DSP编程] sinegraph.c
说明:generate sine with 48 khz frequency<yasamin > 在 2025-07-21 上传 | 大小:1kb | 下载:0
[微处理器(ARM/PowerPC等)] VCO0706
说明:VCO0706 串口通讯拍照摄相头C语应用,读取接收一包JPEG数据函数的示例 本段放在头文件中,设一包JPEG数据为512字节。(VCO0706 serial communication C language application camera camera.)<gdlai > 在 2025-07-21 上传 | 大小:1kb | 下载:0
[VHDL编程] odd_even_check
说明:用于检查数据的正确性。具体而言,在发送端,通过增加校验位,使有效数据位和校验位组成数据校验码;在接收端,根据接收的数据校验码判断数据的正确性。(For correcting the correctness of the data. Specifically, at the transmitting end, the valid data bits and the parity bits are added to the data check code by adding the parity b<digital_wang > 在 2025-07-21 上传 | 大小:1kb | 下载:0
[VHDL编程] original_code_multiplier
说明:16位原码乘法器,附带测试程序,实现两个16位的乘数相乘。(16-bit original code multiplier with test program)<digital_wang > 在 2025-07-21 上传 | 大小:1kb | 下载:0
[VHDL编程] unsigned_array_multiplier
说明:4X4位的无符号型阵列乘法器,可以提高乘法的运算速度(4X4 bit unsigned array multiplier, can increase the multiplication of the operation speed)<digital_wang > 在 2025-07-21 上传 | 大小:1kb | 下载:0
[VHDL编程] sequence_detector(6-state)
说明:将《Verilog数字系统设计教程》(夏宇闻)一书中第15章的源代码进行了改进,由原来的8状态精简到6状态,同样可以实现要求的功能,对于重叠出现的特定序列也可以检测到。(The source code of Chapter 15 of the Verilog Digital System Design Tutorial (Xia Yuwen) has been improved from the original 8 state to the 6 state, and the required<digital_wang > 在 2025-07-21 上传 | 大小:1kb | 下载:0