[单片机(51,AVR,MSP430等)] msp430 Timer_A uart9600_06

说明：利用MSP430的Timer A 模拟UART功能，波特率9600 32kHz ACLK-using MSP430 Timer A simulation function UART, 9600 Baud Rate 32kHz ACLK
<王懋> 在 2025-12-29 上传 | 大小：2kb | 下载：0

[单片机(51,AVR,MSP430等)] Msp430_TimerA_uart9600_02

说明：用于MSP430 Timer A 模拟UART 产生9600的波特率通讯 此为C代码-for MSP430 Timer A simulation of the 9600 UART have this communication baud rate for the C code
<王懋> 在 2025-12-29 上传 | 大小：2kb | 下载：0

[嵌入式/单片机编程] bcd_to_binary

说明： ALTERA NIOS处理器实验，QUARTUS下用VHDL编译成处理器，bcd码转bin-Altera NIOS processor experiments QUARTUS using VHDL compiler into processor, code switch bin bcd
<秦拣俭> 在 2025-12-29 上传 | 大小：2kb | 下载：0

[嵌入式/单片机编程] binary_to_bcd

说明： ALTERA NIOS处理器实验，QUARTUS下用VHDL编译成处理器，bin转bcd-Altera NIOS processor experiments QUARTUS using VHDL compiler into processor, bin turn bcd
<秦拣俭> 在 2025-12-29 上传 | 大小：2kb | 下载：0

[嵌入式/单片机编程] reg_8_io_clrset

说明： ALTERA NIOS处理器实验，QUARTUS下用VHDL编译成处理器，reg的io口软件-Altera NIOS processor experiments QUARTUS using VHDL compiler into processor, the io I reg software
<秦拣俭> 在 2025-12-29 上传 | 大小：2kb | 下载：0

[单片机(51,AVR,MSP430等)] sst28f040_zly_driver

说明：烧写falsh。为单片机支持升级程序使用-burning stuff. SCM support for the use of escalation procedures
<赵立勇> 在 2025-12-29 上传 | 大小：2kb | 下载：0

[单片机(51,AVR,MSP430等)] AJON3

说明：簡單的串列埠自我測試持式 測試硬體電路是否正確-Chuanlibu simple self-test with tester hardware circuit is correct
<張世謙> 在 2025-12-29 上传 | 大小：2kb | 下载：0

[VHDL编程] Verilog DHL数字钟

说明：用Verilog DHL语言编写的一个数字钟程序,除了基本计数,还具有校时,闹钟功能-Verilog language used in the preparation of a digital clock procedures, in addition to the basic count, but also with school, an alarm clock
<谢树扬> 在 2025-12-29 上传 | 大小：2kb | 下载：0

[单片机(51,AVR,MSP430等)] intex2

说明：startup code has configured Timer0
<潘達> 在 2025-12-29 上传 | 大小：2kb | 下载：0

[单片机(51,AVR,MSP430等)] TDoAM mic敏感测试

说明：mica2节点麦克风敏感度测试，传感器版使用crossbow公司MTS310，开发环境：tinyos+cygwin，isp烧写下载-mica2 node microphone sensitivity tests, the sensor uses the crossbow companies MTS310, development environment : tinyos cygwin, burning downloaded isp
<任绘锦> 在 2025-12-29 上传 | 大小：2kb | 下载：0

[VHDL编程] 八位的伪随机数产生的verilog文件

说明：八位的伪随机数产生的verilog文件linear-feedback-shift-register-eight pseudo-random number generator in Verilog document linear-feedback- shift-register
<陈正一> 在 2025-12-29 上传 | 大小：2kb | 下载：0

[DSP编程] RXLOOP

说明：功能 用来测试TI公司TMS320F281X芯片的CAN总线模块接受数据的源代码 -function used to test TI TMS320F281X chip CAN module accept data source code
<木晓易> 在 2025-12-29 上传 | 大小：2kb | 下载：0