[单片机(51,AVR,MSP430等)] 51-music

说明：51单片机开发经典实验，能实现简单音乐的播放功能-51 MCU development classic experiment, to achieve a simple music playback
<风清扬> 在 2025-09-21 上传 | 大小：1kb | 下载：0

[单片机(51,AVR,MSP430等)] IO-15-ADC

说明：ADC0808 Code, code for reading ADC0808 8-bit adc
<azhar> 在 2025-09-21 上传 | 大小：1kb | 下载：0

[VHDL编程] crc_16

说明：16位的CRC(循环冗余校验码)，CRC是数据通信领域中最常用的一种差错校验码，其特征是信息字段和校验字段的长度可以任意选定。-16-bit CRC (cyclic redundancy check code), CRC is the data communications of the most commonly used error checking code, which is characterized by the information field and check the len
<陈华> 在 2025-09-21 上传 | 大小：1kb | 下载：0

[VHDL编程] adder16_2

说明：两个16位的二进制数相加，分别是高位和高位相加，低位和低位相加。-Two 16-bit binary numbers together, were added to high and high, low and low sum.
<陈华> 在 2025-09-21 上传 | 大小：1kb | 下载：0

[VHDL编程] cordic

说明：CORDIC(Coordinate Rotation Digital Computer)算法即坐标旋转数字计算方法。 CORDIC算法,能够通过平移和累加快速实现基础的数学函数,包括三角函数,开方,指数,对数,平方根等函数。-CORDIC (Coordinate Rotation Digital Computer) algorithm for the coordinate rotation digital calculation. CORDIC algorithm can be achieved
<陈华> 在 2025-09-21 上传 | 大小：1kb | 下载：0

[VHDL编程] QPSK

说明：用Verilog语言实现QPSK调制，QPSK是一种数字调制方式。它分为绝对相移和相对相移两种。 -Verilog language using QPSK modulation, QPSK is a digital modulation. It is divided into absolute and relative phase shift of the phase shift of two.
<陈华> 在 2025-09-21 上传 | 大小：1kb | 下载：1

[VHDL编程] linearcode

说明：linearcode线性编码器：用于无线通信中的线性编码器-linearcode linear encoder: for wireless communication linear encoders
<陈华> 在 2025-09-21 上传 | 大小：1kb | 下载：0

[其他嵌入式/单片机内容] crc1212

说明：CRC16校验程序,很有用,采用比特输入.并将编码和译码写在一个程序中,直接可以用-CRC16 checksum procedure is useful, the use of bit input. And written in the encoding and decoding a program, can be used directly
<zhanghao> 在 2025-09-21 上传 | 大小：1kb | 下载：0

[VHDL编程] counter

说明：-- Mod-16 Counter using JK Flip-flops -- Structural descr iption of a 4-bit binary counter. -- The first two design entities describe a JK flip-flop and a 2-input AND gate respectively. -- These are then packaged together along with a signal
<jgc> 在 2025-09-21 上传 | 大小：1kb | 下载：0

[VHDL编程] waveformgenerator

说明：The following information has been generated by Exemplar Logic -- and may be freely distributed and modified. -- -- Design name : smart_waveform -- -- Purpose : This design is a smart waveform generator. -The following information has be
<jgc> 在 2025-09-21 上传 | 大小：1kb | 下载：0

[VHDL编程] GeneradorFunciones

说明：Sine signal generator with the following I/O entity sinewave is port (clk :in std_logic dataout : out integer range -128 to 127 ) end sinewave -Sine signal generator with the following I/O entity sinewave is port (clk :in std
<jgc> 在 2025-09-21 上传 | 大小：1kb | 下载：0

[VHDL编程] Universal-Register

说明：Octal D-Type Register with 3-State Outputs -- Simple model of an Octal D-type register with three-state outputs using two concurrent statements.
<jgc> 在 2025-09-21 上传 | 大小：1kb | 下载：0