[VHDL编程] VERILOG-Simulation

说明：This VERILOG simulation example shows a 16 bit group ripple adder circuit for FPGA. The netlabel is used to split 16 bit bus to four 4 bit bus and connect them to four 4 bit adder. The result is joined to a 16 bit bus using netlabel. The Simulation c
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[VHDL编程] 16Bit-Group-Ripple-Adder

说明：Verilog Testbench for 16Bit Group Ripple Adder
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[VHDL编程] BCD-Counter

说明：Verilog Module for parity
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[VHDL编程] Error-Correcting-For-7bit-Hamming-Code

说明：Verilog Module for a 3 to 8 bit decoder
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[VHDL编程] Frequency-Meter

说明：Verilog Module for 7-Segment-Display Decoder for Common-Anode LED
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[VHDL编程] Parallel-To-Serial-Converter

说明：Verilog Module for 8-Bit Loadable Serial/Parallel-In Parallel-Out Shift Registers with Clock Enable and Asynchronous Clear
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[Windows CE] Nova-pasta

说明：Digimon. Client Tools-Digimon. Tools
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[VHDL编程] pgm

说明：package for image reading and writing in vhdl
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[Windows CE] NETCFv2.0.6129.0.wce.mips

说明：wince net cf 2.0 files without cab for MIPS platform
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[Windows CE] GetDeviceID-master

说明：Source code to get the Device ID serial in wince using NET CF
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[Windows CE] CE5

说明：Wince 5.0 ARM windows folder extract BSP -Wince 5.0 ARM windows folder extract BSP
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[Windows CE] CabInstl_1.04

说明：Wince 6.0 cab installer ARM
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