[VHDL编程] filtru_fi

说明：This is a filter fir implemeted in vhdl, i hope it will work :)
<om> 在 2025-12-31 上传 | 大小：1kb | 下载：0

[嵌入式/单片机编程] GLCD

说明：
<Siraj Fulum> 在 2025-12-31 上传 | 大小：4kb | 下载：0

[单片机(51,AVR,MSP430等)] Desktop

说明：it is the ps2 interface code writed in modelsim
<om> 在 2025-12-31 上传 | 大小：4kb | 下载：0

[嵌入式/单片机编程] ke

说明：Current I am working on embedded project so I am focusing on source code.
<Siraj Fulum> 在 2025-12-31 上传 | 大小：1kb | 下载：0

[嵌入式/单片机编程] s

说明：Current I am working on embedded project so I am focusing on source code.
<Siraj Fulum> 在 2025-12-31 上传 | 大小：1kb | 下载：0

[嵌入式/单片机编程] f

说明：Current I am working on embedded project so I am focusing on source code.
<Siraj Fulum> 在 2025-12-31 上传 | 大小：1kb | 下载：0

[其他嵌入式/单片机内容] Tachometer_Project

说明：Tachometer project, schematics
<Greg> 在 2025-12-31 上传 | 大小：143kb | 下载：0

[VHDL编程] uart

说明：This Verilog file is a desription of an UART, which is a piece of computer hardware that translates data between parallel and serial forms.
<Balazs Jozsa> 在 2025-12-31 上传 | 大小：1kb | 下载：0

[VHDL编程] cam

说明：This Verilog desription shows an example for a Content Adressable Memory (CAM)
<balloo> 在 2025-12-31 上传 | 大小：1kb | 下载：0

[VHDL编程] syn_fifo

说明：A Verilog descr iption of a synchronous FIFO memory circuit
<balloo> 在 2025-12-31 上传 | 大小：1kb | 下载：0

[VHDL编程] aFifo

说明：This an implementation of an Asynchronous FIFO written in Verilog 2001.-This is an implementation of an Asynchronous FIFO written in Verilog 2001.
<balloo> 在 2025-12-31 上传 | 大小：2kb | 下载：0

[VHDL编程] divide_by_3

说明：This module divides the input clock frequency by 3.
<balloo> 在 2025-12-31 上传 | 大小：1kb | 下载：0