[VHDL编程] husw

说明：用VHDL语言设计维特比 解码器 是VHDL原代码用ModelSim XE III 6.3c软件实现仿真-Language Design with VHDL Viterbi decoder is the VHDL source code with ModelSim XE III 6.3c software simulation
<hsw0320> 在 2025-09-24 上传 | 大小：1kb | 下载：0

[DSP编程] SEEDVPM642_D1_v3.3

说明：针对SEED-VPM642。这是测试第0通路的图像采集的D1格式的程序。-For SEED-VPM642. This is the test 0 pathway of D1 format image acquisition process.
<peter> 在 2025-09-24 上传 | 大小：472kb | 下载：0

[单片机(51,AVR,MSP430等)] LED

说明：点阵式LED显示 -Dot-matrix LED display LED dot-matrix display
<李行> 在 2025-09-24 上传 | 大小：70kb | 下载：0

[微处理器(ARM/PowerPC等)] TQ2440user

说明：s3c2440中文用户使用手册，非常详细的，如果你想快速地了解开发板的特性，这个手册是非常管用。-S3C2440 Chinese user manual, very detailed, if you wish to quickly understand the characteristics of development board, this handbook is very useful.
<言力> 在 2025-09-24 上传 | 大小：33.57mb | 下载：0

[DSP编程] SEEDVPM642_eeprom_v3.3

说明：这是测试SEED-VPM642上的RTC与EPPROM的测试程序。-This is a test SEED-VPM642 the RTC and EPPROM testing procedures.
<peter> 在 2025-09-24 上传 | 大小：459kb | 下载：0

[嵌入式/单片机编程] ledt

说明：嵌入式系统下开发应用程序，测试led灯的亮灭-Embedded system application development, testing led bright lights out
<zxl> 在 2025-09-24 上传 | 大小：2kb | 下载：0

[VHDL编程] cla4

说明：verilog code 4-bit carry look-ahead adder output [3:0] s //summation output cout //carryout input [3:0] i1 //input1 input [3:0] i2 //input2 input c0 //前一級進位-verilog code4-bit carry look-ahead adderoutput [3:0] s// summationoutput cout// c
<沙嗲> 在 2025-09-24 上传 | 大小：1kb | 下载：0

[VHDL编程] crack-81

说明：最新QuartusII8.1的补丁，安装它的破解器，可以获得长期使用权-QuartusII8.1 the latest patch, install it to break, and access to long-term use rights
<zxl> 在 2025-09-24 上传 | 大小：14kb | 下载：0

[单片机(51,AVR,MSP430等)] 4X6jianpan

说明：自家困难看，LCD的显示和键盘的控制。可能有点笑纹体 -Its difficult to see, LCD display and keyboard control. May be a bit笑纹body
<long3390> 在 2025-09-24 上传 | 大小：6kb | 下载：0

[DSP编程] SEEDVPM642_loop2_v3.3

说明：这是测试SEED-VPM642系统中第1通路的图像显示（U21）的程序。-This is a test SEED-VPM642 system No. 1 pathway image display (U21) procedures.
<peter> 在 2025-09-24 上传 | 大小：481kb | 下载：0

[VHDL编程] cla16

说明：verilog code 16-bit carry look-ahead adder output [15:0] sum // 相加總和 output carryout // 進位 input [15:0] A_in // 輸入A input [15:0] B_in // 輸入B input carryin // 第一級進位 C0 -verilog code16-bit carry look-ahead adderoutput [15:0] sum// sum of
<沙嗲> 在 2025-09-24 上传 | 大小：2kb | 下载：0

[DSP编程] SEEDVPM642_net_v3.3

说明：SEED-VPM642的以太网接口的测试。主要是测试EMAC 与MDIO 的配置及使用，以及如何设置一个PHY设备和CSL 库中关于网络接口部分程序的应用。在此测试过程中，采用自闭环的方式完成的。-SEED-VPM642 Ethernet interface testing. Mainly EMAC and MDIO test configuration and use, and how to set up a PHY devices and CSL library network interf
<peter> 在 2025-09-24 上传 | 大小：617kb | 下载：0