[VHDL编程] qiangdaqi-EDA

说明：智能抢答器的EDA实现： 1． 四人参赛每人一个按钮，主持人一个，按下就开始； 2． 每人一个发光二极管，抢中者灯亮； 3． 有人抢答时，喇叭响两秒； 4． 抢答时限10秒，从有人抢答开始记时，10秒内不回答问题时喇叭发出两秒声响 -Smart Responder of EDA to achieve: 1. Four entries per person of a button, a moderator, click on Start 2. Each a light-emi
<xiaoxiao> 在 2025-06-20 上传 | 大小：38kb | 下载：0

[VHDL编程] compare

说明：基于ISE的FPGA应用，用来比较两个输入的大小，并对应输出两个值。-A application of comparing two inputs based on ISE.
<Liu Wei> 在 2025-06-20 上传 | 大小：207kb | 下载：0

[VHDL编程] sort4

说明：基于ISE的FPGA应用，用来实现4输入的冒泡排序。-A application of bubble sort based on ISE.
<Liu Wei> 在 2025-06-20 上传 | 大小：279kb | 下载：0

[VHDL编程] verilog135

说明：一百三十五个Verilog hdl 实例教程，经典实例！~-about one hundred and thirty five verilog hdl examples to share with you !enjoy!
<张广强> 在 2025-06-20 上传 | 大小：166kb | 下载：0

[VHDL编程] bujindianjikongzhi

说明：在quartus II下用verilog编写的步进电机位置控制程序，其中包含7个子模块和1个顶层模块，本程序层次清晰、功能明确。乃个人收藏，推荐大家下载学习！-Verilog in quartus II, prepared under the stepper motor with position control program, which contains seven sub-modules, and a top-level module, the program-level clarity
<leo> 在 2025-06-20 上传 | 大小：1.36mb | 下载：0

[VHDL编程] pulse

说明：实现功能简述:verilog写的 本模块主要功能是产生一个确定时钟周期长度（最长为256个时钟周期）的脉冲信号，可以自己设定脉冲长度，输出的脉冲信号与时钟上升沿同步 脉冲宽度 = pulsewide + 1 时钟周期 输入一个启动信号后，可以产生一个固定时钟周期长度的脉冲信号，与启动信号的长短无关！脉冲宽度可调！-Functional Descr iption of the module to achieve the main function is to produce a
<世海> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] Verilog_traffic_control

说明：verilog,交通灯控制器,包括左/右拐，红、黄、绿灯。-verilog, traffic light controllers, including the left/right, red, yellow, green.
<世海> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] interleaver_Matlab_Verilog

说明：Matlb和verilog编的两个文件。是关于OFDM通信中的交织。-Matlb and verilog OFDM communication interleave
<世海> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] tron

说明：Tron game, a video game developed by VHDL.
<wanghao> 在 2025-06-20 上传 | 大小：1.11mb | 下载：0

[VHDL编程] DDRSDRAM_MT46V32M16TG

说明：ddr控制器 对DDR实现读写控制-ddr control
<张琦> 在 2025-06-20 上传 | 大小：536kb | 下载：0

[VHDL编程] 8-layerelevatorrunprogram

说明：用VHDL代码编写的8层电梯工作过程，有详细的注释-VHDL code is written with 8-layer lift the working process, with detailed notes
<guosai> 在 2025-06-20 上传 | 大小：9kb | 下载：0

[VHDL编程] source

说明：《Verilog HDL程序设计教程》程序例子 带说明。对于要精通学习Verilog HDL者，有重要的帮助作用，里面全是源代码，供大家学习参考。-" Verilog HDL Programming Guide" program example with instructions. For those who want to master learning Verilog HDL, there is a great help, which all the source code
<马利> 在 2025-06-20 上传 | 大小：155kb | 下载：0