[VHDL编程] CPLD

说明：
<wangjunan> 在 2025-06-08 上传 | 大小：96kb | 下载：0

[VHDL编程] mylcdip

说明：lcd vhdl ip 核 挂接在 opb 总线上 可以完美实现 lcd 字符液晶的 驱动。-this is a vhdl lcd character ip core based on OPB （onchip periheral bus）
<qinjian> 在 2025-06-08 上传 | 大小：3.43mb | 下载：0

[VHDL编程] DE0_RS232

说明：Altera公司的多媒体开发板DE0上实现的串口例程-Altera' s multimedia development board to achieve the serial routines DE0
<qzhjmb> 在 2025-06-08 上传 | 大小：99kb | 下载：0

[VHDL编程] TheCircuitDesignersCompanion

说明：The Circuit Designers Companion book
<Joe> 在 2025-06-08 上传 | 大小：3.38mb | 下载：0

[VHDL编程] uart16750_latest.tar

说明：UART 16750 VHDL core
<Joe> 在 2025-06-08 上传 | 大小：134kb | 下载：0

[VHDL编程] baudgen_latest.tar

说明：Baud rate generator for UART
<Joe> 在 2025-06-08 上传 | 大小：417kb | 下载：0

[VHDL编程] muart_latest.tar

说明：vhdl minimal uart core
<Joe> 在 2025-06-08 上传 | 大小：406kb | 下载：0

[VHDL编程] fifouart_latest.tar

说明：vhdl fifo uart core datasheet
<Joe> 在 2025-06-08 上传 | 大小：172kb | 下载：0

[VHDL编程] yanu_latest.tar

说明：YANU yet another vhdl uart core
<Joe> 在 2025-06-08 上传 | 大小：29kb | 下载：0

[VHDL编程] adder16_2

说明：16位2级流水线加法器的Verilog设计-16 2 pipeline adder Verilog Design
<xiaobai> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] ade

说明：用VERILOG HDL 语言实现一个8位串行乘法器-VERILOG HDL language with an 8-bit serial multiplier
<xiaobai> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] mult_addtree

说明：用VERILOG HDL 语言实现一个4位的流水线乘法器-VERILOG HDL language with a 4-bit pipelined multiplier
<xiaobai> 在 2025-06-08 上传 | 大小：1kb | 下载：0