资源列表
[VHDL编程] full_adder
说明：用verilog在半加器的基础上实现了全加器，方法简单巧妙，对于FPGA入门学习很有帮助-In the half adder using verilog on the basis of a full adder, simple and clever, very helpful for the FPGA Starter<孙超> 在 2025-06-09 上传 | 大小：267kb | 下载：0
[VHDL编程] IR
说明：来自著名公司半导体公司IR的基于FPGA的AC伺服电机设计-FPGA based AC Servomotor-Control Designs from IR<pepper2003> 在 2025-06-09 上传 | 大小：271kb | 下载：0
[VHDL编程] UniversalVGATVsignalconverterdevelopment
说明：通用VGA—TV信号转换器的开发，可以作为很好的参考资料-Universal VGA-TV signal converter development, can serve as a good reference<冯伟> 在 2025-06-09 上传 | 大小：288kb | 下载：0
[VHDL编程] TheVHDLGoldenReferenceGuide
说明：汇编语言VHDL设计的语言及大量例子汇编语言VHDL设计-Assembly language VHDL design language and a large number of examples<胡刚> 在 2025-06-09 上传 | 大小：180kb | 下载：0
[VHDL编程] Watermarking_While_Preserving_The_Critical_Path.ra
说明：Watermarking While Preserving The Critical Path<tao> 在 2025-06-09 上传 | 大小：156kb | 下载：0
[VHDL编程] VHDLTUTORIAL
说明：汇编语言VHDL 设计汇编语言VHDL 设计-Assembly language assembly language VHDL VHDL VHDL design design assembly language assembly language VHDL design<胡刚> 在 2025-06-09 上传 | 大小：309kb | 下载：0
[VHDL编程] SynthesizableVerilogcode
说明：可综合的Verilog代码 可综合的Verilog代码 -Synthesizable Verilog code can be integrated Verilog synthesizable Verilog code, the code can be integrated Verilog code<胡刚> 在 2025-06-09 上传 | 大小：300kb | 下载：0
[VHDL编程] Timing_closure_floorplan
说明：利用Timing_closure_floorplan_分析和优化设计-Design analysis and optimization using Timing_closure_floorplan<tao> 在 2025-06-09 上传 | 大小：955kb | 下载：0
[VHDL编程] wanyongbiao
说明：EDA的课程设计，可以实现带有两位分和两位秒的四位数码表显示-EDA curriculum design can be achieved with two minutes and two seconds, four digital table shows<SCC> 在 2025-06-09 上传 | 大小：1kb | 下载：0
[VHDL编程] design_dds_based_on_verilog
说明：基于verilog hdl 的DDS设计-The DDS-based design of verilog hdl<yangyang> 在 2025-06-09 上传 | 大小：388kb | 下载：0