[VHDL编程] bahe

说明：拔河游戏机 的VHDL语言，内部分为6个模块。-bahe you xi ji
<zhangqiang> 在 2025-06-09 上传 | 大小：671kb | 下载：0

[VHDL编程] 2009832321345283

说明：两位十进制数字锁 实现数字锁功能 能够有灯亮在正确时 也有灯灭 在错误时-Two decimal number lock function of the digital lock on the right to have lights off when there is light at the wrong time
<小小人> 在 2025-06-09 上传 | 大小：7kb | 下载：0

[VHDL编程] zhiliqiangdaqi

说明：题目要求设计一个用于智力竞赛的抢答计时器。主持人按下启动钮，开始抢答，参赛方（八方）看到允许抢答信号后分别按不同的抢答按钮参与抢答。一旦其中一方按下按钮，相应的抢答者编号显示在屏幕上，此时若其他按钮按下均无效。若无一人按下按钮，则抢答结束（以后按抢答无效）。③ 若温度值越界则进行声（蜂鸣器）、光（发光二极管）报警； 说明：界限值是自行设定的（26C），其所对应的数字量为十六进制数（0180H）。 （2）使用DS18B20采集温度，采用七段数码管显示当前温度和剩余时间，并和设置的温度进行比较。 （
<zhan> 在 2025-06-09 上传 | 大小：68kb | 下载：0

[VHDL编程] Decoder

说明：一个解码器小程序，FPGA程序，用VHDL语言编写的源程序-failed to translate
<zhizhiwer> 在 2025-06-09 上传 | 大小：146kb | 下载：0

[VHDL编程] fpgaclock

说明：数字钟小程序，FPGA程序，用VHDL编写的源程序-failed to translate
<zhizhiwer> 在 2025-06-09 上传 | 大小：273kb | 下载：0

[VHDL编程] Verilogcankaoshouse

说明：所上传的材料是关于FPGA的VERILOG语言的-verilog
<dy> 在 2025-06-09 上传 | 大小：199kb | 下载：0

[VHDL编程] VerilogHDLlianxiti

说明：所上传的材料是关于FPGA的VERILOG语言的-VERILOG
<冰心> 在 2025-06-09 上传 | 大小：77kb | 下载：0

[VHDL编程] KCSJ

说明：简单的错误检测VHDL编程，有助于初学者-Simple error detection VHDL programming, help for beginners
<曹麻痹> 在 2025-06-09 上传 | 大小：968kb | 下载：0

[VHDL编程] vhdl

说明：检测一组或多组又二进制码组成的脉冲序列信号，当序列检测器连续收到一组或多组序列信号，如果与预先设置的码相同的时候，输出1，否则输出0. -Detection of one or more group was composed of binary code pulse train signal, when the sequence detector continuous sequence of one or more groups received signal, if the same co
<venny> 在 2025-06-09 上传 | 大小：122kb | 下载：0

[VHDL编程] VHDL2

说明：序列信号发生器： 在系统时钟的作用下能够循环产生一组或多组序列信号的时序电路，（循环产生一组序列信号0111010011011010） 序列检测器： 检测一组或多组又二进制码组成的脉冲序列信号，当序列检测器连续收到一组或多组序列信号，如果与预先设置的码11010相同的时候，输出1，否则输出0. -Sequence of signal generator: the role of the system clock cycle to generate one or more si
<venny> 在 2025-06-09 上传 | 大小：92kb | 下载：0

[VHDL编程] sdsdsd

说明：Cpu 8bit. Vorks good. Taking all instructions, sdo OR Xor and athor... Is registers
<kaktusasturbo> 在 2025-06-09 上传 | 大小：8kb | 下载：1

[VHDL编程] Verilog

说明：用verilog实现七位最大公约数的算法，使用状态机，可仿真电路图-Seven with the greatest common divisor algorithm verilog implementation, the use of state machine circuit simulation
<LEEY> 在 2025-06-09 上传 | 大小：317kb | 下载：0