[VHDL编程] parite

说明：decode VHDL parite You can decode a parite on x bytes
<chibou> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] Crack_QII_10.1_Windows

说明：quartus 10.1破解文件 内部人员用-quartus 10.1 crack file with internal staff
<wang> 在 2025-06-24 上传 | 大小：27kb | 下载：0

[VHDL编程] LCD

说明：基于altera cyclone3芯片，quartus软件lcd显示-lcd display
<aaa> 在 2025-06-24 上传 | 大小：1.4mb | 下载：0

[VHDL编程] analog.c

说明：jfwletjwevmyrejemrukrk iptyik 67koi
<Joe> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] Verilog

说明：Verilog 教程，简单易学，通俗易懂，很值得推荐的，实验室用的，愿与大家分享-Verilog tutorial, easy to learn, easy to understand, it is recommended, laboratory, and is willing to share with you
<chenli> 在 2025-06-24 上传 | 大小：2.79mb | 下载：0

[VHDL编程] vhdl

说明：是VHDL的资料，很不错的代码，原创的。-VHDL data is very good code, and original.
<donglike> 在 2025-06-24 上传 | 大小：228kb | 下载：0

[VHDL编程] multiplieur8

说明：8 bits classique multiplieur
<kaream> 在 2025-06-24 上传 | 大小：2kb | 下载：0

[VHDL编程] aditionanticip

说明：Additionneur 16 bits avec calcul anticipé des retenues
<kaream> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] QuadratureCounter

说明：gdf example for Quadrature Encoder Counter
<Laskowy> 在 2025-06-24 上传 | 大小：5kb | 下载：0

[VHDL编程] Counter-60

说明：In this example, counter 60 is implemented as part of the real time clock time electronic clocks. Done in the platform mentor Graphics and describes in the VHDL code. This counter has a role to the front edge of every 60 clock sends a signal followin
<Milos> 在 2025-06-24 上传 | 大小：3.77mb | 下载：0

[VHDL编程] 32-rip-adder

说明：A ripple carry adder allows you to add two 32-bit numbers
<kaream> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] verilog

说明：verilog入门教程，简单易懂，十分适合初学者-verilog Tutorial, easy to understand, very suitable for beginners
<dingcheng> 在 2025-06-24 上传 | 大小：1.29mb | 下载：0