[VHDL编程] 11

说明：VHDL超声波测距源代码,大家看看，发表下意见。-Ultrasonic Ranging VHDL source code, let us look at the views expressed under.
<sheji105> 在 2025-06-25 上传 | 大小：1kb | 下载：0

[VHDL编程] 2

说明：VHDL基于实验开发板的按键处理与LED显示。-VHDL-based development board of the key experiments to deal with LED display.
<sheji105> 在 2025-06-25 上传 | 大小：1kb | 下载：0

[VHDL编程] timer3

说明：基于FPGA的VHDL时钟程序 本程序是基于FPGA的时钟程序,可用按键控制较时,有秒闪,调时指示!!! -VHDL-based FPGA-clock procedure This procedure is based on the FPGA clock procedures, key control can be used than when seconds flash, when the instructions stressed!!!
<sheji105> 在 2025-06-25 上传 | 大小：2kb | 下载：0

[VHDL编程] zxfg

说明：四位全加器语言描述是以文本方式上传的，呵呵，希望大家有帮助-Four full-adder based on the text of the language to describe the way to upload, huh, huh, hope that we have to help
<古银河> 在 2025-06-25 上传 | 大小：757kb | 下载：0

[VHDL编程] alaw_mulaw

说明：这是一个量化编码当中关于A律和u律压缩和扩展的源程序，程序由VerilogHDL语言编写，算法在Modelsim上进行仿真过-This is a quantization coding of them on the A law and u law compression and expansion of the source code, the program by VerilogHDL languages, algorithms in the ModelSim simulation have
<刘柳> 在 2025-06-25 上传 | 大小：61kb | 下载：0

[VHDL编程] Mc68000

说明：Mc68000 rtl code Simulation and Synthesis
<李晓媛> 在 2025-06-25 上传 | 大小：31kb | 下载：0

[VHDL编程] vpr_430

说明：fpga设计评估软件，对于fpga设计人员非常有帮助-FPGA design evaluation software for FPGA designers very helpful
<charles> 在 2025-06-25 上传 | 大小：810kb | 下载：0

[VHDL编程] pci144_vhdl

说明：PCI vhdl for Fpga designer to design PCI IP
<李晓媛> 在 2025-06-25 上传 | 大小：3kb | 下载：0

[VHDL编程] Pcit32vhdl

说明：PCI 32 target IP for Fpga/asic Designer
<李晓媛> 在 2025-06-25 上传 | 大小：418kb | 下载：0

[VHDL编程] mstr_mem32

说明：Master MemoryExamples for MT32 v1.0.0 Rtl core -Master MemoryExamples for MT32 v1.0.0 Rtl core
<李晓媛> 在 2025-06-25 上传 | 大小：29kb | 下载：0

[VHDL编程] pci_express_crc

说明：PCI express CRC rtl core for Fpga/asic Designer
<李晓媛> 在 2025-06-25 上传 | 大小：198kb | 下载：0

[VHDL编程] zyj

说明：包含了电子时钟的主要功能,输入CLK为1KHZ,输出为动态扫描8段CLD显示.有闹铃,正点报时,时间调整.调整时能够闪烁显示.本时钟为24小时制.课程设计优秀通过.运行平台:MAX+PLUS2.-Contains the main function of the electronic clock, input CLK for 1KHZ, output for the dynamic scan 8 CLD show. There are alarm, on-time time, time to a
<zyj> 在 2025-06-25 上传 | 大小：5kb | 下载：0