[VHDL编程] DE1_SD_Card_Audio

说明：开发板DE1的工程开发案例，DE1_SD_Card_Audio-DE1 development board project development case, DE1_SD_Card_Audio
<wangting> 在 2025-06-23 上传 | 大小：12.84mb | 下载：0

[VHDL编程] vga

说明：vga显示程序，vhdl，能够在vga显示器上显示图片-vga display program, vhdl, can display a picture on vga monitor
<李亮> 在 2025-06-23 上传 | 大小：3.32mb | 下载：0

[VHDL编程] jiaotongdeng

说明：利用单片机的I/O口来控制交通灯，protues和keil结合，里面有原理图的源代码-jiao tongdeng
<name> 在 2025-06-23 上传 | 大小：24kb | 下载：0

[VHDL编程] single_cpu

说明：单时钟CPU在XilinxISE 10.1的全代码，由Verilog语言描述-Single-cycle CPU in Verilog developed on XilinxISE 10.1
<Vincent> 在 2025-06-23 上传 | 大小：3.05mb | 下载：0

[VHDL编程] FPGADesign

说明：华为硬件工程师FPGA设计规范，包括两种语言-Huawei hardware engineers FPGA design specifications, including the two languages
<xiaojf> 在 2025-06-23 上传 | 大小：1.95mb | 下载：0

[VHDL编程] fir4

说明：基于vhdl的长度为4的fir滤波器，经过官方软件认证-Based on the length of 4 vhdl fir filter, after the official software certification
<李亮> 在 2025-06-23 上传 | 大小：1kb | 下载：0

[VHDL编程] seg7

说明：四位七段数码管扫描显示电路,采用50mhz频率输入，分频成扫描频率，然后显示四个数字-Four seven-segment LED display scanning circuit, the use of 50mhz frequency input frequency into the scan frequency, and then display four digits
<陈淑靖> 在 2025-06-23 上传 | 大小：1kb | 下载：0

[VHDL编程] alu-10-10

说明：16位运算器，包含+、-、与或非、移位等功能，内部指定a、b、cin，输入clk与rst，输出16位y与c\z标志位-16-bit arithmetic unit, including+,-, and or, shift and other functions, within the specified a, b, cin, input clk and rst, 16-bit output y and c \ z flag
<张海洋> 在 2025-06-23 上传 | 大小：2kb | 下载：0

[VHDL编程] irda_rx

说明：红外收发器接收模块，很好很强大。采用Verilog设计并用Modelsim进行仿真，功能完全正确。-Infrared transceiver receiver module, very very strong. Using Verilog design and simulation using Modelsim, function entirely correct.
<iswl2009> 在 2025-06-23 上传 | 大小：4.51mb | 下载：0

[VHDL编程] fft_32

说明：信号处理领域中广为应用的FFT的硬件FPGA VHDL实现。-FFT is complemented by Vhdl.
<郭晓阳> 在 2025-06-23 上传 | 大小：4kb | 下载：0

[VHDL编程] par_in_par_out

说明：并入并出双向移位寄存器，很好很强大。使用Verilog进行设计并用Modelsim成功仿真。-Into the shift register and a two-way, very very strong. With Verilog for design and simulation using Modelsim successfully.
<iswl2009> 在 2025-06-23 上传 | 大小：1.21mb | 下载：0

[VHDL编程] par_in_ser_out

说明：并入串出寄存器，很好很强大。使用Verilog进行设计并用Modelsim成功仿真。-Into the string of registers, very very strong. With Verilog for design and simulation using Modelsim successfully.
<iswl2009> 在 2025-06-23 上传 | 大小：1.39mb | 下载：0