[VHDL编程] stallpipelinedown

说明：pipiline which will activate neg clk edge.
<kiran dash> 在 2025-06-24 上传 | 大小：2kb | 下载：0

[VHDL编程] stallpipelineup

说明：pipelining used on negative clock edge
<kiran dash> 在 2025-06-24 上传 | 大小：2kb | 下载：0

[VHDL编程] statemachine

说明：state machine which shows a sm implementation used normally in each modules.
<kiran dash> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] mb_ref_guide

说明：MICROBLAZE soft core processor guide
<abdelkader> 在 2025-06-24 上传 | 大小：1.33mb | 下载：0

[VHDL编程] pci-transmission-interface-design

说明：pci传输的接口设计的verilog，未用桥接芯片-pci transmission interface design verilog, unused bridge chip
<yehanwei> 在 2025-06-24 上传 | 大小：454kb | 下载：0

[VHDL编程] Verilog_devided

说明： Verilog HDL的分频器设计:二分频、三分频和奇分频 -Verilog HDL: the frequency is divided-by-2/3 or others
<李方> 在 2025-06-24 上传 | 大小：2kb | 下载：0

[VHDL编程] ppm

说明：实现PPM编码，经测试，准确可用。现在正在调解码器。不久也可以上传。-Implement PPM encoding, tested and accurate available. Now mediate codec. Can also be uploaded soon.
<chenbing> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDL-Project

说明：Design of a Moore Synchronous Sequential Machine that operates according to the following two sequences.
<Nandini> 在 2025-06-24 上传 | 大小：57kb | 下载：0

[VHDL编程] Relogio

说明：An a perfect example of a C program for a Clock
<kazuaki> 在 2025-06-24 上传 | 大小：58kb | 下载：0

[VHDL编程] m.e-lab

说明：vhdl verilog code for alu operation pll,biy sliced processor
<suganya> 在 2025-06-24 上传 | 大小：6kb | 下载：0

[VHDL编程] ram

说明：ram single-port RAM in write-first mode.
<chai> 在 2025-06-24 上传 | 大小：9kb | 下载：0

[VHDL编程] vhdl

说明：single-port RAM in write-first mode. module raminfr (clk, we, en, addr, di, do) input clk input we input en input [4:0] addr input [3:0] di output [3:0] do reg [3:0] RAM [31:0] reg [4:0] read_addr always @(po
<chai> 在 2025-06-24 上传 | 大小：32kb | 下载：0