[VHDL编程] VHDL

说明： 1、根据设计要求，完成对序列信号检测器的设计。 2、进一步加强对QuartusⅡ的应用和对VHDL语言的使用。-1, according to design requirements, to complete the sequence of the signal detector design. 2, to further strengthen the Quartus Ⅱ applications and the use of the VHDL language.
<pppp> 在 2025-06-22 上传 | 大小：577kb | 下载：0

[VHDL编程] fdd

说明：按键消抖，对时钟沿计数决定是否将bin值给内部的按键值。-Debounced buttons, whether on the edge of the clock count within the bin value to the key value.
<房间奥斯> 在 2025-06-22 上传 | 大小：85kb | 下载：0

[VHDL编程] cpld-collocate

说明：简单介绍了AHDL语言的使用规则，注意项目，并简单举例。-A brief introduction to the use AHDL language rules, pay attention to the project, and a simple example.
<zhangmin> 在 2025-06-22 上传 | 大小：901kb | 下载：0

[VHDL编程] cpld-simple-program

说明：在数字系统中常用的几个用AHDL语言编写的程序，用于大三学生的学习。-Commonly used in digital systems with several AHDL language program for junior students.
<zhangmin> 在 2025-06-22 上传 | 大小：5kb | 下载：0

[VHDL编程] shiyan5

说明：东西南北两向交通灯，分有红黄绿三色，东西为主干道59秒倒计时，南北为辅道34秒倒计时，绿灯变黄灯时黄灯闪3秒跳转为红灯-Two traffic lights to the west, south, divided into red green and yellow three-color, 59 seconds countdown thing for the main road, north-south secondary road 34 seconds countdown, when the
<rmm> 在 2025-06-22 上传 | 大小：422kb | 下载：0

[VHDL编程] Verilog.HDL.Experiment

说明：Verilog.HDL.Experiment.例程-Verilog.HDL.Experiment. Routine
<maxwell> 在 2025-06-22 上传 | 大小：34.08mb | 下载：0

[VHDL编程] modelsim-tools-tutorial

说明：modelsim仿真工具教程 对于新手很有帮助-modelsim simulation tools tutorial
<maxwell> 在 2025-06-22 上传 | 大小：334kb | 下载：0

[VHDL编程] Digital-Lock-In-Detection

说明：基于数字锁相技术的研究论文 外国权威 很实用很经典-Based on digital phase-locked technique is very useful research papers are classic foreign authority
<maxwell> 在 2025-06-22 上传 | 大小：317kb | 下载：0

[VHDL编程] source

说明：关于verilog的ppt可见 学习一下吧 很有用的说-Ppt on verilog to learn about it can be seen that useful
<maxwell> 在 2025-06-22 上传 | 大小：5.61mb | 下载：0

[VHDL编程] transled

说明：verilog实现交通灯控制系统，红黄绿灯转换及倒计时。-verilog to achieve traffic light control system, red, yellow, green conversion and countdown.
<liaoju> 在 2025-06-22 上传 | 大小：336kb | 下载：0

[VHDL编程] jiaotongdeng

说明：实现十字路口红绿灯指示功能，红绿灯不同时间倒计时显示，包含VHDL编写的主要器件，和下载扫描电路。-Functions to achieve a crossroads traffic lights, traffic lights and countdown at different times, including the preparation of the main components VHDL, and download scanning circuit.
<lijinrun> 在 2025-06-22 上传 | 大小：446kb | 下载：0

[VHDL编程] FIFO

说明：verilog 实现FIFO存储功能，八位数据宽度，16数据深度。-verilog achieve FIFO memory functions, eight-bit data width, the depth of 16 data.
<liaoju> 在 2025-06-22 上传 | 大小：59kb | 下载：0